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专利名称
农业 化学；冶金 建筑 机械工程 区域搜索
主分类
A 农业
B 作业；运输
C 化学；冶金
D 纺织；造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]读写方法及存储器装置-CN202010250426.8有效
  • 寗树梁;何军;应战;刘杰 - 长鑫存储技术有限公司
  • 2020-04-01 - 2023-10-10 - G06F3/06
  • 本发明提供一种读写方法及存储器装置，所述读写方法为：对存储器装置施加读命令，读命令指向地址信息，从读命令所指向的地址信息对应的存储单元中读取待读出数据，若待读出数据发生错误，将所述读命令所指向的地址信息存储在预设存储空间的一存储位中，其中所述预设存储空间设有若干所述存储位，每一所述存储位均关联至一备用存储单元。本发明可根据地址信息是否位于预设存储空间中而选择对所述地址信息对应的存储单元执行读操作或者写操作还是对备用存储单元执行读操作或者写操作，避免数据错误或者数据丢失，大大提高了存储器装置的可靠性及延长了存储器装置的寿命。
  • 读写方法存储器装置
  • [发明专利]读写方法及存储器装置-CN202010250011.0有效
  • 寗树梁;何军;刘杰;应战 - 长鑫存储技术有限公司
  • 2020-04-01 - 2023-10-10 - G06F3/06
  • 本发明提供一种读写方法及存储器装置，所述读写方法为：对存储器装置施加读命令，所述读命令指向地址信息，从所述读命令所指向的地址信息对应的存储单元中读取待读出的数据，若所述待读出的数据发生错误，则将所述读命令所指向的地址信息存储在预设存储空间中。本发明的优点在于，在用户对存储器装置执行读写操作时将数据发生错误的存储单元对应的地址信息存储在预设存储空间中，以将有效的存储单元与失效的存储单元进行实时区分，以在用户对所述存储器装置执行读操作或者写操作时，不对存储在预设存储空间中的地址信息进行读写操作，避免数据错误或者数据丢失，大大提高了存储器装置的可靠性及寿命。
  • 读写方法存储器装置
  • [发明专利]读写方法及存储器装置-CN202010250063.8有效
  • 寗树梁;何军;应战;刘杰 - 长鑫存储技术有限公司
  • 2020-04-01 - 2023-09-29 - G06F3/06
  • 本发明提供读写方法及存储器装置，读写方法为对存储器装置施加读命令，读命令指向地址信息，从读命令所指向的地址信息对应的存储单元中读取待读出数据，若待读出数据发生错误，将读命令所指向的地址信息存储在预设存储空间的一存储位中，其中预设存储空间设有若干所述存储位，每一所述存储位均关联至一备用存储单元，并将预设存储空间内的地址信息按预设规则备份在非易失性存储单元中。本发明将失效及有效的存储单元对应的地址信息实时区分，并采用备用存储单元替换，大大提高了存储器装置的可靠性及延长了存储器装置的寿命。另外，还将存储在预设存储空间内的地址信息按预设规则备份在非易失性存储单元中，大大提高了存储器装置的运行速度。
  • 读写方法存储器装置
  • [发明专利]存储器-CN202010873269.6有效
  • 寗树梁;何军;应战;刘杰 - 长鑫存储技术有限公司
  • 2020-08-26 - 2023-09-26 - G06F1/06
  • 本发明实施例提供一种存储器，包括：控制芯片；多个存储芯片，多个所述存储芯片共用信道与所述控制芯片电连接，多个所述存储芯片被配置为，采用第一时钟信号的不同时钟沿与控制芯片进行信息交互，所述第一时钟信号具有第一时钟周期，且所述不同时钟沿包括连续的两个上升沿和/或连续的两个下降沿；多个所述存储芯片还被配置为，接收第二时钟信号并基于所述第二时钟信号区分所述不同时钟沿，且所述第二时钟信号具有的第二时钟周期大于所述第一时钟周期。本发明实施例能够减少存储器的信道数量。
  • 存储器
  • [发明专利]一种半导体结构及其制备方法-CN202010428538.8有效
  • 朱一明;应战;张强 - 长鑫存储技术有限公司
  • 2020-05-20 - 2023-09-26 - H10B12/00
  • 本发明提供一种半导体结构的制备方法，其特征是，包括：提供具有若干第一沟槽的衬底，相邻所述第一沟槽之间形成有第一图案；形成第一介质层，所述第一介质层至少覆盖所述第一图案的侧壁；隔断所述第一图案形成第二图案。其优点是：通过至少在第一图案的侧壁上形成第一介质层作为保护层，这样当对第一图案进行刻蚀形成第二图案时，由于第一图案的侧壁始终受到第一介质层的保护层的保护，由隔断形成的第二图案所构成的有源区的末端在刻蚀过程中就不容易遭到破坏。
  • 一种半导体结构及其制备方法
  • [发明专利]半导体结构及其制作方法-CN202110444203.X有效
  • 张丽霞;刘杰;应战 - 长鑫存储技术有限公司
  • 2021-04-23 - 2023-09-22 - H01L23/498
  • 本发明实施例提供一种半导体结构及其制作方法，包括：基底以及位于基底上的接合垫，且基底暴露出接合垫表面；接合柱，位于接合垫远离基底的表面且与接合垫相接触；第一器件，位于基底上，且与接合柱相互间隔；焊垫，位于第一器件远离基底的表面；引线，引线连接焊垫和接合柱；保护介质层，沿接合柱的侧壁延伸。本发明实施例有利于提高引线与接合柱和焊垫之间的连接强度，和增强对接合柱的保护效果，以提高半导体结构的稳定性。
  • 半导体结构及其制作方法
  • [发明专利]半导体结构及其形成方法-CN201910047290.8有效
  • 王楠;应战 - 中芯国际集成电路制造（北京）有限公司;中芯国际集成电路制造（上海）有限公司
  • 2019-01-18 - 2023-09-12 - H01L29/78
  • 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底以及凸出于衬底的鳍部，鳍部露出的衬底上形成有隔离层，隔离层覆盖鳍部的部分侧壁；形成横跨鳍部的伪栅结构，包括伪栅层，伪栅结构覆盖鳍部的部分顶部和部分侧壁；在伪栅结构露出的衬底上形成层间介质层，层间介质层露出伪栅结构顶部；去除伪栅层，在层间介质层内形成开口；去除开口露出的部分厚度隔离层，在隔离层内形成凹槽；在凹槽和开口内形成栅极结构，栅极结构横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。本发明实施例有利于降低鳍部内发生源漏穿通现象、关态漏电流问题的概率，提升半导体结构的电学性能。
  • 半导体结构及其形成方法
  • [发明专利]存储器的调节方法、调节系统以及半导体器件-CN202010880935.9有效
  • 寗树梁;何军;应战;刘杰 - 长鑫存储技术有限公司
  • 2020-08-27 - 2023-09-12 - G11C11/40
  • 本发明实施例提供一种存储器的调节方法、调节系统以及半导体器件，其中，存储器的调节方法包括：获取晶体管的温度、敏感放大器中敏感放大晶体管的等效宽长比以及存储器的实际数据写入时间的映射关系；获取晶体管的当前温度；基于当前温度以及映射关系调整等效宽长比，以使调整后的等效宽长比对应的实际数据写入时间在预设写入时间内。由于温度会影响存储器的实际数据写入时间，首先获取晶体管的温度、敏感放大器中敏感放大晶体管的等效宽长比以及实际数据写入时间之间的映射关系，根据晶体管的当前温度获取存储器的实际数据写入时间，通过调整敏感放大器中敏感放大晶体管的等效宽长比以调整晶体管在当前温度下存储器的实际数据写入时间。
  • 存储器调节方法系统以及半导体器件
  • [发明专利]一种存储器结构和存储系统-CN202210039485.X在审
  • 寗树梁;何军;刘杰;应战 - 长鑫存储技术有限公司
  • 2022-01-13 - 2023-07-25 - G11C5/02
  • 本申请提供了一种存储器结构和存储系统。存储器结构具有阵列结构，其包括：存储控制器和多个存储器；在存储控制器和多个存储器的第一表面上设置有至少一层存储重布线层；至少一层存储重布线层包括：至少一条控制信号总线；至少一条控制信号总线分别与存储控制器和多个存储器连接；存储控制器经由至少一条控制信号总线，发送控制信号至多个存储器中。本申请能够通过存储控制器对多个存储器进行控制，从而优化了结构设计，缩短了控制信号传输时间。
  • 一种存储器结构存储系统
  • [发明专利]半导体结构及其制备方法-CN202210037074.7在审
  • 寗树梁;何军;刘杰;应战 - 长鑫存储技术有限公司
  • 2022-01-13 - 2023-07-25 - H01L23/482
  • 本申请实施例涉及一种半导体结构及其制备方法。该半导体结构包括：芯片单元，芯片单元包括若干第一芯片，各第一芯片上设有多个用于接收不同控制信号的焊盘；重布线层，位于芯片单元上，包括若干底层金属线，各底层金属线用于传输不同的控制信号，各底层金属线与对应接收相同控制信号的焊盘电连接。提高了连接信号输出端和第一芯片上接收不同控制信号的焊盘的速度，简化了半导体结构的工艺流程，提高了半导体结构的良率，降低了半导体结构的生产成本。
  • 半导体结构及其制备方法
  • [发明专利]半导体结构的制备方法-CN202010428539.2有效
  • 朱一明;应战;张强 - 长鑫存储技术有限公司
  • 2020-05-20 - 2023-07-18 - H10B12/00
  • 本发明提供一种半导体结构的制备方法，其包括：提供具有若干个第一沟槽的衬底，相邻所述第一沟槽之间形成有第一图案；形成第一介质层，所述第一介质层至少覆盖所述第一图案的侧壁；形成第二介质层，所述第二介质层填充所述第一沟槽；隔断所述第一图案形成第二图案；去除所述第二介质层。其优点是：通过至少在第一图案的侧壁上形成第一介质层作为保护层，这样当对第一图案进行刻蚀形成第二图案时，由于第一图案的侧壁始终受到第一介质层的保护，由隔断形成的第二图案所构成的有源区的末端在刻蚀过程中就不容易遭到破坏。
  • 半导体结构制备方法
  • [发明专利]逻辑门电路结构-CN202110355303.5有效
  • 李新;孙豳;应战 - 长鑫存储技术有限公司
  • 2021-04-01 - 2023-05-30 - H03K19/20
  • 本发明提供一种逻辑门电路结构，涉及集成电路领域，旨在解决相关技术中集成电路的特征尺寸较大，且集成电路性能较差的问题。本发明的逻辑门电路结构设置于衬底上，包括：供电线、接地线、输入线、晶体管和输出线；在沿着远离衬底的方向上，接地线设置于衬底上，晶体管设置于接地线的上方，供电线设置于晶体管的上方；输入线和输出线均位于晶体管的上方。晶体管的沟道包括P型沟道和N型沟道，晶体管的源极和漏极形成于P型沟道的源极区和漏极区和N型沟道的源极区和漏极区。本发明能够有效降低逻辑门电路结构的特征尺寸，从而提高该逻辑门电路结构的集成度，优化具有该逻辑门电路结构的集成电路的工作性能。
  • 逻辑门电路结构
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