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- [发明专利]一种时钟移相方法和装置-CN202311214116.0在审
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朱思雨;夏少锋;乐国庆
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芯动微电子科技（珠海）有限公司
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2023-09-20
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2023-10-27
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G06F1/06
- 本发明涉及集成电路技术领域，提供了一种时钟移相方法和装置。其中所述方法包括：对初始信号进行不同延迟步长的延迟，得到各第一中间信号；使用各第一中间信号对通道数据进行采样，根据采样结果，确定各第一中间信号是否与通道数据对齐；根据对齐步长与非对齐步长的分布，选择相应对齐步长作为目标步长，将初始信号延迟目标步长，得到第一采样时钟信号；其中，所述第一采样时钟信号为HOST用于采样的时钟信号。本发明对初始信号进行不同步长的延迟，并确定相应延迟下采样确定信号与通道数据是否对齐，从而能够选定相应的延迟步长，使信号与数据对齐，从而确保后续HOST数据采样的正确工作。
- 一种时钟方法装置
- [发明专利]存储器-CN202010873269.6有效
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寗树梁;何军;应战;刘杰
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长鑫存储技术有限公司
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2020-08-26
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2023-09-26
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G06F1/06
- 本发明实施例提供一种存储器，包括：控制芯片；多个存储芯片，多个所述存储芯片共用信道与所述控制芯片电连接，多个所述存储芯片被配置为，采用第一时钟信号的不同时钟沿与控制芯片进行信息交互，所述第一时钟信号具有第一时钟周期，且所述不同时钟沿包括连续的两个上升沿和/或连续的两个下降沿；多个所述存储芯片还被配置为，接收第二时钟信号并基于所述第二时钟信号区分所述不同时钟沿，且所述第二时钟信号具有的第二时钟周期大于所述第一时钟周期。本发明实施例能够减少存储器的信道数量。
- 存储器
- [发明专利]时钟控制装置及方法-CN202310516259.0在审
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谢修鑫
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瑞芯微电子股份有限公司
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2023-05-09
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2023-09-05
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G06F1/06
- 一种时钟控制装置及方法，包括时钟源模块、时钟开关模块、外部器件控制器和外部输入口；时钟源模块的输出端通过时钟开关模块与外部器件控制器的时钟信号输入端相连，外部器件控制器的输入端与外部输入口相连；以及外部输入口与时钟开关模块的开关使能端相连。本时钟控制装置在将外部输入口配置为响应于外部器件被接入到外部输入口，生成与外部输入口的状态相关联的接入检测信号，进而利用接入检测信号控制时钟开关模块输出时钟信号，使得外部器件控制器正常工作，在未有外部器件接入时能够关闭外部器件控制器的时钟，而在有外部器件接入时打开时钟进行感知，从而降低芯片功耗。
- 时钟控制装置方法
- [实用新型]一种时钟板及时钟兼容验证系统-CN202223607415.4有效
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陈雪;郭良伟;孙玉梅;刘付东
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飞腾信息技术有限公司
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2022-12-30
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2023-07-21
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G06F1/06
- 本申请提供一种时钟板及时钟兼容验证系统，应用于计算技术领域，该时钟板包括时钟模块、同步模块以及至少一个第一连接器，每个第一连接器分别与时钟模块以及同步模块相连，时钟模块以及同步模块通过第一连接器与相应的验证主板中的片上系统可拆卸连接，时钟模块生成各片上系统所需的时钟信号，同时，同步模块传输各验证主板之间的同步信号以实现时钟同步，确保各验证主板的片上系统同源运行，进而可以进行兼容性验证，本实用新型提供独立的时钟板，其上的时钟模块通过连接器与验证主板可拆卸连接，进而实现时钟板与验证主板之间的灵活更换，有效缩短验证周期，提高验证效率，同时降低验证成本。
- 一种时钟兼容验证系统
- [发明专利]一种FPGA原型验证时钟装置-CN202010901378.4有效
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夏军建;陈定豪
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超聚变数字技术有限公司
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2020-08-31
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2023-07-04
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G06F1/06
- 本申请实施例提供一种FPGA原型验证时钟装置，用以满足ASIC对至少两个不相关的时钟信号的需求。该装置包括时钟生成模块和验证模块，时钟生成模块与验证模块位于不同的PCB上，时钟生成模块包括第一级频率合成器和多个第二级频率合成器；第一级频率合成器用于生成N个第一时钟信号，将N个第一时钟信号输出给N个第二级频率合成器；N个第二级频率合成器中的一个用于根据N个第一时钟信号中的一个生成M个第二时钟信号，将M个第二时钟信号输出给验证模块；多个第二级频率合成器中除了N个第二级频率合成器之外的一个用于生成H个第三时钟信号，将H个第三时钟信号输出给验证模块；验证模块用于根据第四时钟信号对专用集成电路进行验证。
- 一种fpga原型验证时钟装置
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