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[发明专利]一种自偏置的压控振荡器电路-CN202311011771.6在审
发明人： 周玉镇;庄志青;胡红明;张希鹏 -专利权人：灿芯半导体（上海）股份有限公司
申请日： 2023-08-11 - 公布日： 2023-10-27 - 主分类号： H03B5/12 文献下载
摘要：本发明公开了一种自偏置的压控振荡器电路，包括NMOS管主开关电路、偏置电流基准源电路和电流控制振荡器，所述电流控制电流控制振荡器与NMOS管主开关电路的电流输出端连接，所述NMOS管主开关电路的栅极用于接入VCTL控制电压，所述自偏置电流基准源电路的输入端用于连接高电平电源VDDH，所述自偏置电流基准源电路的输出端与NMOS管主开关电路的电流输入端连接，有效抑制电源纹波，同时也保证压控振荡器有更好的随机抖动和确定性抖动的性能，当压控振荡器的频率降低时，偏置电路的功耗也相应降低，相较于低压线性稳压器具有明显的功耗优势，不再依赖于低压线性稳压器提供稳定的电压，大大地简化了电路的设计并节省了芯片的面积。
一种偏置压控振荡器电路

[发明专利]一种可动态调整计算速度的FIR滤波器-CN202311220928.6在审
发明人：钟晨峰;吴树伟;庄志青;胡红明;张希鹏;周玉镇 -专利权人：灿芯半导体（苏州）有限公司
申请日： 2023-09-21 - 公布日： 2023-10-27 - 主分类号： H03H17/02 文献下载
摘要：本发明公开了一种可动态调整计算速度的FIR滤波器，涉及FIR滤波器领域，其技术方案要点包括：控制器，用于产生读写控制信号和运算控制信号；数据存储模块，用于存储输入的数据样本和运算中间结果的数据。一种可动态调整计算速度的FIR滤波器，本发明通过设置FIR运算模块，主要是利用复用芯片内部的乘法器以及累加器资源，并在面积不变的前提下，通过设置副累加器运算单元和副乘法器运算单元，并利用数据存储模块动态调整副乘法器运算单元以及副累加器运算单元的数量，能够有效的缩短节拍数量，从而实现缩短计算时间，加快数据的处理速度的目的。
一种动态调整计算速度 fir 滤波器

[发明专利]一种可动态调整计算速度的IIR滤波器-CN202311220930.3在审
发明人：钟晨峰;吴树伟;庄志青;胡红明;张希鹏;周玉镇 -专利权人：灿芯半导体（苏州）有限公司
申请日： 2023-09-21 - 公布日： 2023-10-27 - 主分类号： H03H17/02 文献下载
摘要：本发明公开了一种可动态调整计算速度的IIR滤波器，涉及IIR滤波器技术领域，包括控制器、存储器、总线模块和IIR滤波加速模块，IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元，所述副乘法器运算单元和所述副累加器运算单元用于在计算前数据y[n]的同时，提前对未来M个y值进行运算。效果是，本发明通过在IIR滤波加速模块中增加副乘法器运算单元和副累加器运算单元，能够复用芯片内部的乘法以及累加器资源，在面积不变的前提下，通过寄存器动态调整乘法器和累加器的数量，加快IIR（无限长单位冲激响应）滤波器数据的处理速度。
一种动态调整计算速度 iir 滤波器

[发明专利]一种占空比优化的CML到CMOS电平的转换电路-CN202310900165.3有效
发明人：金科;周玉镇;庄志青;胡红明;张希鹏 -专利权人：灿芯半导体（苏州）有限公司
申请日： 2023-07-21 - 公布日： 2023-09-26 - 主分类号： H03K19/0185 文献下载
摘要：本发明公开了一种占空比优化的CML到CMOS电平的转换电路，属于转换电路技术领域，由第一级放大电路、第二级放大电路、反相器和补偿器组成；第一级放大电路，操作于将CML输入差分电压放大为差分电压；第二级放大电路，与第一级放大电路相连接，操作于将第一级放大电路输出的差分电压分别转化为单端电压；反相器，与第二级放大电路相连接，操作于将第二级放大电路的输出信号OP1和ON1放大为满摆幅的CMOS电平信号。本发明，采用电阻插值的方法，可以在低频和高频宽频率范围内，将CML信号转换为CMOS信号,且在不增加大电容的情况下，可大大减少转换过程中的占空比损失。
一种优化 cml cmos 电平转换电路

[发明专利]一种消除差分信号正负端直流偏移的三角波产生电路-CN202310031725.6有效
发明人： 周玉镇;李伟伟;向飞翔 -专利权人：灿芯半导体（天津）有限公司
申请日： 2023-01-10 - 公布日： 2023-09-26 - 主分类号： H03K4/06 文献下载
摘要：本发明公开了一种消除差分信号正负端直流偏移的三角波产生电路，涉及三角波产生电路技术领域，电流源I1的一端接有VDD，且电流源I1的另一端接有NM1的栅和漏以及NM6的栅，NM1的源接地；R1的一端接VDD，且R1的另一端接有R2、R5和R6的一端，R2的另一端接有R3，R3的另一端接有R4，R4的另一端接地，R5的另外一端接输出Vout‑和CAP3的一端，CAP3的另外一端接PM1的漏、NM2的漏、R9的一端、R7的一端和CAP5的一端。本专利提供一种消除差分信号正负端直流偏移的三角波产生电路，保证三角波的输出信号的正负端直流偏差较小。
一种消除信号正负端直偏移三角产生电路

[发明专利]一种应对内建电源失效的逃生电路-CN202310736396.5有效
发明人： 周玉镇;庄志青;胡红明;张希鹏 -专利权人：灿芯半导体（成都）有限公司
申请日： 2023-06-21 - 公布日： 2023-09-12 - 主分类号： H02J9/06 文献下载
摘要：本发明公开了一种应对内建电源失效的逃生电路，属于逃生电路技术领域，包括差分信号端、内部电路、稳压产生电路、与内部电路的第一端和稳压产生电路的输出端分别电连接的电源噪声或电压敏感电路，其中，稳压产生电路的输入端连接外部电源VDD2，而稳压产生电路产生的内建电源AVDD3连接电源噪声或电压敏感电路的输入端，该逃生电路还包括与差分信号端和内建电源AVDD3连接的ESD二极管D1和ESD二极管D2，以及与差分信号端和内部电路连接的AC电容开关电路；该电路在输入信号管脚和内建电源之间增加部分的电路逻辑，可以作为内建电源失效的逃生方案，在内建电源出现振荡或其他故障时，可以作为替代方案，保证系统的正常工作。
一种对内电源失效逃生电路

[发明专利]一种具有大频偏锁定能力的时钟数据恢复电路-CN202310707645.8有效
发明人： 周玉镇;庄志青;胡红明;张希鹏 -专利权人：合肥灿芯科技有限公司
申请日： 2023-06-15 - 公布日： 2023-09-08 - 主分类号： H03L7/10 文献下载
摘要：本发明公开了一种具有大频偏锁定能力的时钟数据恢复电路，属于时钟数据恢复技术领域；本发明提出了预加重的技术，预加重技术主要提高时钟位置刚开始越过临界点，从滞后变为超前或者从超前变为滞后时，将鉴相器输出的值放大一定的额外增益，从而保证能够强有力地控制采样时钟，可以大大提升CDR环路的频偏锁定能力，用于解决和优化CDR环路延时造成的CDR频偏锁定能力下降的问题。
一种具有大频偏锁定能力时钟数据恢复电路

[发明专利]一种基于数据沿检测的失配校准技术-CN202310561080.7有效
发明人： 周玉镇;闫俊伟;史传奇;庄志青;胡红明;张希鹏 -专利权人：合肥灿芯科技有限公司
申请日： 2023-05-18 - 公布日： 2023-08-22 - 主分类号： H04L7/00 文献下载
摘要：本发明涉及数据校准技术领域，公开了一种基于数据沿检测的失配校准技术，包括多级级联接收电路；时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；本发明可以在正常数据收发的时候，对接收机的差分输入进行失配校准，并且不再需要数据“0”和“1”的平衡，也无需在接收通路中增加开关器件，对高速数据通路不产生额外的寄生效应，而且校准结束后可以将校准环路关闭，不产生额外的功耗，该专利可以应用于高速serdes和其他数据通信接收电路中。
一种基于数据检测失配校准技术

[发明专利]一种低延时高共模抖动抑制的空闲检测电路-CN202310000391.6有效
发明人：刘登宝;周玉镇 -专利权人：合肥灿芯科技有限公司
申请日： 2023-01-03 - 公布日： 2023-04-14 - 主分类号： H03K5/24 文献下载
摘要：本发明公开了一种低延时高共模抖动抑制的空闲检测电路，涉及电路检测领域，包括上包络检测电路、下包络检测电路和比较器电路，上包络检测电路包括电压转电流V_I_P电路和电流转电压模块I_V_P，V_I_P电路包括电压转电流模块V_I_P0和电压转电流模块V_I_P1，电压转电流模块V_I_P0和电压转电流模块V_I_P1安装有晶体管PM1和晶体管PM2，且晶体管PM2的宽长比等于3倍晶体管PM1的宽长比，且晶体管PM2的宽长比等于3倍晶体管PM1的宽长比，实现电路的共模抖动抑制能力和满足协议规定的延时要求。
一种延时高共模抖动抑制空闲检测电路

[发明专利]一种保证相位插值器工作在宽频率范围的三角波产生电路-CN202210991758.0有效
发明人：李伟伟;周玉镇 -专利权人：灿芯半导体（苏州）有限公司
申请日： 2022-08-18 - 公布日： 2022-11-04 - 主分类号： H03K4/50 文献下载
摘要：本发明公开了一种保证相位插值器工作在宽频率范围的三角波产生电路，属于数字时钟技术领域，由MOS管Q1、MOS管Q2、MOS管Q3、电容CAP1、电容CAP2、电阻R1、电阻R2和放大器amp组成，本发明能够保证相位插值器在宽频率范围（600MHz～16GHz）具有较好的线性度，从而可以保证1.2Gbps～32Gbps数据率下芯片传输误码率低；使得单个相位插值器在宽频率范围具有较好的线性度，尽可能的减小系统复杂度和芯片面积。
一种保证相位插值器工作宽频范围三角产生电路

[发明专利]接口电路-CN202110221326.7在审
发明人： 周玉镇;曹炜;冯军;陶云彬 -专利权人：华为技术有限公司
申请日： 2017-11-30 - 公布日： 2021-06-25 - 主分类号： H03K19/0185 文献下载
摘要：本申请公开了一种接口电路，属于电子技术领域。该接口电路包括：反相器；所述反相器的输入端与第一电源域电路的信号输出端连接，所述反相器的输出端与第二电源域电路的信号输入端连接；所述反相器的电源端与所述第一电源域电路的电源连接，所述反相器的接地端与所述第二电源域电路的参考地连接；或者，所述反相器的电源端与所述第二电源域电路的电源连接，所述反相器的接地端与所述第一电源域电路的参考地连接。本申请中的接口电路在反相器的电源端的电压大于反相器的接地端的电压时，可以保证信号的逻辑电平的正确传输，从而保证第一电源域电路与第二电源域电路之间的数据传输链路的稳定可靠，提高了设置有该接口电路的芯片的抗静电干扰能力。
接口电路

[发明专利]接口电路-CN201711236410.6有效
发明人： 周玉镇;曹炜;冯军;陶云彬 -专利权人：华为技术有限公司
申请日： 2017-11-30 - 公布日： 2021-02-23 - 主分类号： H03K19/0185 文献下载
摘要：本申请公开了一种接口电路，属于电子技术领域。该接口电路包括：反相器；所述反相器的输入端与第一电源域电路的信号输出端连接，所述反相器的输出端与第二电源域电路的信号输入端连接；所述反相器的电源端与所述第一电源域电路的电源连接，所述反相器的接地端与所述第二电源域电路的参考地连接；或者，所述反相器的电源端与所述第二电源域电路的电源连接，所述反相器的接地端与所述第一电源域电路的参考地连接。本申请中的接口电路在反相器的电源端的电压大于反相器的接地端的电压时，可以保证信号的逻辑电平的正确传输，从而保证第一电源域电路与第二电源域电路之间的数据传输链路的稳定可靠，提高了设置有该接口电路的芯片的抗静电干扰能力。
接口电路

[发明专利]延迟单元及延迟线电路-CN201710940276.1在审
发明人： 周玉镇;曹炜;冯军 -专利权人：深圳市海思半导体有限公司
申请日： 2017-09-30 - 公布日： 2019-04-09 - 主分类号： H03K5/135 文献下载
摘要：一种延迟单元及延迟线电路。所述延迟单元包括：第一逻辑模块、第二逻辑模块和第三逻辑模块；第一逻辑模块的第一输入端与第一信号的信号线相连，第二逻辑模块的第一输入端与第二信号的信号线相连，第一信号和第二信号是相位不同的相同信号，第二信号的相位超前于第一信号的相位；第一逻辑模块的输出端和第二逻辑模块的输出端相连于第一节点；第一逻辑模块和第二逻辑模块功能相同；第一节点与第三逻辑模块的第一输入端相连，且第三逻辑模块的输出端与第一信号的信号线相连于第二节点。通过第三逻辑模块输出的反馈信号作用于第一信号，对第一信号施加钳制作用，来抵消电源噪声对第一信号的影响，从而减弱了电源噪声对延时的干扰。
逻辑模块第二信号延迟单元输入端信号线延迟线电路电源噪声输出端输出端相连反馈信号钳制延时抵消超前施加输出

[发明专利]数据接收器、数据接收系统和数据传输系统-CN201510017326.X有效
发明人： 周玉镇;戴颉;李耿民;职春星 -专利权人：灿芯半导体（上海）有限公司
申请日： 2015-01-14 - 公布日： 2018-04-13 - 主分类号： H04L1/00 文献下载
摘要：本发明提供一种数据接收器、数据接收系统和数据传输系统。所述数据接收器包括采样时钟产生电路，其根据恢复参考时钟信号产生具有相同的频率以及预定的相位差的多个采样时钟信号；串行数据采样电路，其利用所述多个采样时钟信号采样数据传输信号得到一系列串行的接收数据；时钟选择电路，其根据系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。由于根据系统时钟信号来从所述多个采样时钟信号中选择最为合适的一个作为串并转换时钟信号，可以提高各个数据接收器接收到的数据之间的同步性。
数据接收器接收系统数据传输

[发明专利]采用低压器件的大摆幅驱动器-CN201510366384.3有效
发明人： 周玉镇;戴颉;李耿民;庄志青;职春星 -专利权人：灿芯半导体（上海）有限公司
申请日： 2015-06-26 - 公布日： 2017-12-01 - 主分类号： H03K19/0185 文献下载
摘要：本发明提供一种采用低压器件的大摆幅驱动器，其包括电平提升电路，其包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，晶体管pm3和nm1的连接节点为节点out1；复制反相电路，其包括PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7，晶体管pm6和nm8的连接节点为节点out2；第一输出驱动单元，其包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，晶体管pm12和nm9的连接节点与所述节点out1相连；第二输出驱动单元，其包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中晶体管pm11和nm10的连接节点与所述节点out2相连，电阻res0、res2、res1和res3的共同连接节点形成输出端Dout。这样，本发明可以利用低压器件实现大摆幅的输出。
采用低压器件大摆幅驱动器

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