[发明专利]延迟单元及延迟线电路在审

专利信息
申请号: 201710940276.1 申请日: 2017-09-30
公开(公告)号: CN109600129A 公开(公告)日: 2019-04-09
发明(设计)人: 周玉镇;曹炜;冯军 申请(专利权)人: 深圳市海思半导体有限公司
主分类号: H03K5/135 分类号: H03K5/135
代理公司: 北京三高永信知识产权代理有限责任公司 11138 代理人: 罗振安
地址: 518129 广东省深圳*** 国省代码: 广东;44
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摘要: 一种延迟单元及延迟线电路。所述延迟单元包括:第一逻辑模块、第二逻辑模块和第三逻辑模块;第一逻辑模块的第一输入端与第一信号的信号线相连,第二逻辑模块的第一输入端与第二信号的信号线相连,第一信号和第二信号是相位不同的相同信号,第二信号的相位超前于第一信号的相位;第一逻辑模块的输出端和第二逻辑模块的输出端相连于第一节点;第一逻辑模块和第二逻辑模块功能相同;第一节点与第三逻辑模块的第一输入端相连,且第三逻辑模块的输出端与第一信号的信号线相连于第二节点。通过第三逻辑模块输出的反馈信号作用于第一信号,对第一信号施加钳制作用,来抵消电源噪声对第一信号的影响,从而减弱了电源噪声对延时的干扰。
搜索关键词: 逻辑模块 第二信号 延迟单元 输入端 信号线 延迟线电路 电源噪声 输出端 输出端相连 反馈信号 钳制 延时 抵消 超前 施加 输出
【主权项】:
1.一种延迟单元,其特征在于,所述延迟单元包括:第一逻辑模块、第二逻辑模块和第三逻辑模块;所述第一逻辑模块的第一输入端与第一信号的信号线相连,所述第二逻辑模块的第一输入端与第二信号的信号线相连,所述第一信号和所述第二信号是相位不同的相同信号,所述第二信号的相位超前于所述第一信号的相位;所述第一逻辑模块的输出端和所述第二逻辑模块的输出端相连于第一节点;所述第一逻辑模块和所述第二逻辑模块功能相同;所述第一节点与第三逻辑模块的第一输入端相连,且所述第三逻辑模块的输出端与所述第一信号的信号线相连于第二节点。
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