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[发明专利]一种高压双向晶闸管的制造方法及结构-CN202211581559.9有效
发明人：杨国江;于世珩;毛嘉云 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-08 - 公布日： 2023-10-20 - 主分类号： H01L21/332 文献下载
摘要：本发明公开了一种高压双向晶闸管的制造方法及结构，所述方法包括：在一N型衬底上依次进行第一无限源注入、第一推结，在所述N型衬底内形成P+型区；进行第二无限源注入、第二推结，在所述N型衬底内形成P型主结区；进行第三注入、第三推结，在N型衬底内分别形成正向N+型区和反向N+型区，从而在所述正向N+型区和所述P型主结区之间、所述反向N+型区和所述P型主结区之间形成PN结结构；经台面刻蚀形成弧形凹面，以使所述N型衬底的未掺杂部分暴露、从而在所述弧形凹面处形成两个相反偏压的PN结结构；随后，进行后道工艺，形成钝化层及金属层覆盖上述结构，得到所述双向高压晶闸管。
一种高压双向晶闸管制造方法结构

[发明专利]一种碳化硅功率器件-CN202211067210.3有效
发明人：杨国江;于世珩;胡佳贤 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-09-01 - 公布日： 2023-10-17 - 主分类号： H01L29/40 文献下载
摘要：本发明公开了一种碳化硅功率器件，包括：衬底，衬底包括有源区和终端区；终端区包括多个场限环、绝缘介质层和多个第一场板；场限环位于衬底内；绝缘介质层位于衬底表面，且覆盖有源区的部分和终端区的部分，绝缘介质层包括间隔设置的第一部分绝缘介质层和第二部分绝缘介质层；第一场板和场限环一一对应设置，第一部分绝缘介质层位于第一场板末端；第一部分绝缘介质层的耐压能力大于第二部分绝缘介质层的耐压能力。本发明实施例提供的技术方案提高了终端结构的效率及可靠性，实现了节约芯片面积和成本的目的。
一种碳化硅功率器件

[发明专利]一种金属封装方法及结构-CN202211194642.0有效
发明人：杨国江;高军明;于世珩 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-09-29 - 公布日： 2023-08-29 - 主分类号： H01L21/48 文献下载
摘要：本发明公开了一种金属封装方法及结构，所述方法包括：提供一芯片，在所述芯片中，设置多个接合垫；在所述芯片外围制备金属层，所述金属层覆盖所述芯片的四周表面，用于封装所述芯片；刻蚀所述金属层，形成金属层开口，以暴露出所述芯片中的每一所述接合垫；在至少一个所述接合垫上形成焊球。本发明通过芯片表层金属全封装，增强芯片的抗辐射能力。
一种金属封装方法结构

[发明专利]碳化硅MOSFET器件及其制备方法、芯片-CN202310049113.X有效
发明人：杨国江;于世珩;胡佳贤 -专利权人：江苏长晶科技股份有限公司
申请日： 2023-02-01 - 公布日： 2023-05-09 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及半导体技术领域，特别是涉及一种碳化硅MOSFET器件及其制备方法、芯片。本发明提供了一种碳化硅MOSFET器件，包括：碳化硅掺杂第一导电类型半导体材质的漂移区、肖特基接触金属埋层、碳化硅掺杂第二导电类型半导体材质的体区、电极连接金属、碳化硅掺杂第一导电类型半导体材质的源极区、栅氧化层以及栅极。通过在体区底部引入肖特基金属埋层，并设置电极连接金属将肖特基金属埋层引出连接到外部电极，该金属埋层与漂移区形成肖特基接触，与体区形成欧姆接触，可以有效抑制寄生晶体管的导通，提升器件的dv/dt能力和雪崩能量。
碳化硅 mosfet 器件及其制备方法芯片

[发明专利]一种包括两步湿刻的双向TVS器件的制造方法-CN202211569243.8在审
发明人：杨国江;于世珩;毛嘉云 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-08 - 公布日： 2023-05-02 - 主分类号： H01L21/329 文献下载
摘要：本发明公开了一种包括两步湿刻的双向TVS器件的制造方法，包括：通过第一无限源注入、第一扩散，在一N型衬底的两端处形成沿第一方向贯穿所述N型衬底的P+型区；进行第二无限源注入、第二扩散，在所述N型衬底内形成沿第二方向贯穿所述N型衬底的正向P型主结区、反向P型主结区，所述正向P型主结区、所述反向P型主结区均与所述P+型区接触；通过第一湿刻，在相邻N型衬底中形成一类U型凹槽，其中，所述类U型凹槽两端具有鸟嘴状可刻蚀结构；随后在所述正向P型主结区的上表面及所述U型凹槽表面进行第二湿刻，以去除所述类U型凹槽两端的鸟嘴状可刻蚀结构，经过后道工艺得到所述双向TVS器件。
一种包括两步湿刻双向 tvs 器件制造方法

[发明专利]一种具有BPTM结构的TVS器件及其制造方法-CN202211569224.5在审
发明人：杨国江;于世珩;毛嘉云 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-08 - 公布日： 2023-04-25 - 主分类号： H01L21/329 文献下载
摘要：本发明公开了一种具有BPTM结构的TVS器件及其制造方法，所述方法包括：首先，在一N型衬底上的隔离窗口进行第一无限源注入并进行第一推结，在所述N型衬底中形成第一P+型区，随后在所述N型衬底的第一表面及第二表面上进行第二无限源注入并进行第二推结，在所述N型衬底中形成P型主结区，接着进行第三无限源注入形成第二P+型区，并经过台面刻蚀，形成弧形凹面，在所述弧形凹面之上及第一表面之上经沉积、刻蚀、电镀形成钝化层及金属层，最后，自所述P+型区和所述N型衬底的交界面与所述弧形凹面的相交线向所述对准金属层处平移预设距离确定所述切割面，沿所述切割面进行切割，得到所述具有BPTM结构的TVS器件。
一种具有 bptm 结构 tvs 器件及其制造方法

[发明专利]一种碳化硅功率器件以及开关器件-CN202211587488.3有效
发明人：杨国江;于世珩;胡佳贤 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-12 - 公布日： 2023-04-11 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种碳化硅功率器件以及开关器件。该碳化硅功率器件包括至少一个元胞，元胞包括衬底，漏极位于衬底的第一表面；外延层位于衬底的第二表面；栅介质层位于外延层远离衬底的表面；栅极，栅极位于栅介质层远离外延层的表面；栅介质层包括第一绝缘区和第二绝缘区，碳化硅功率器件处于关断状态，且外加电压大于预设高压时，栅介质层的电场峰值位于第二绝缘区，第二绝缘区的安全电场强度与介电常数的乘积大于第一绝缘区的击穿电场强度与介电常数的乘积。本发明实施例提供的技术方案提高了碳化硅功率器件的击穿电压的基础上，还能通过使用更高掺杂浓度的外延层或者宽度更大的结型场效应晶体管区来降低碳化硅功率器件的导通电阻。
一种碳化硅功率器件以及开关

[发明专利]一种增强型氮化镓高电子迁移率晶体管制造方法及器件-CN202211589003.4有效
发明人：杨国江;于世珩;李瑶 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-12 - 公布日： 2023-03-28 - 主分类号： H01L21/335 文献下载
摘要：一种增强型氮化镓高电子迁移率晶体管制造方法及器件，在制造增强型器件的外延结构时进行两次MOCVD外延，一次外延在AlGaN层上外延有一层GaN Cap层，蚀刻掉栅极区域的GaN Cap层以及部分AlGaN层，使得栅极区域的AlGaN层的厚度小于其他区域的AlGaN层，然后再次外延P‑GaN层，形成增强型器件的外延结构，再制造钝化层及漏源栅电极，得到增强型器件。本发明能消除现有P‑Gate HEMT器件制造工艺中，P‑GaN掺杂过程中Mg元素扩散对器件的不利影响，有利于保障并提升增强型器件阈值电压，提升器件导通性能及器件的饱和电流的能力。
一种增强氮化电子迁移率晶体管制造方法器件

[发明专利]一种芯片封装结构及芯片封装方法-CN202211276864.7有效
发明人：杨国江;高军明;于世珩 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-10-19 - 公布日： 2023-03-24 - 主分类号： H01L23/528 文献下载
摘要：本发明公开了一种芯片封装结构及芯片封装方法，其中，所述芯片封装结构包括：芯片，所述芯片包括相对的第一表面和第二表面；多个芯片电极，设置于所述芯片的第一表面之下；钝化层，设置在芯片的第一表面之上，且钝化层在每一所述芯片电极之上对应形成钝化层开口；多个凸块，设置于所述钝化层之上，通过所述钝化层开口与所述芯片电极连接；金属层，设置于所述芯片的第二表面上；金属线连线，设有第一端和第二端，其中，所述第一端和所述第二端分别与所述金属层的两端连接，用于传输所述芯片的电信号。
一种芯片封装结构方法

[发明专利]一种双向TVS器件的制造方法及结构-CN202211568974.0有效
发明人：杨国江;于世珩;毛嘉云 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-08 - 公布日： 2023-02-28 - 主分类号： H01L21/329 文献下载
摘要：本发明公开了一种双向TVS器件的制造方法及结构，所述方法包括：首先，在一N型衬底上的隔离窗口进行第一无限源注入并进行第一推结，在所述N型衬底中正面与反面扩散后相交形成P+型区，该P+型区与N型衬底之间形成逆向偏压的PN结结构，随后在所述N型衬底的第一表面及第二表面上进行第二无限源注入并进行第二推结，在所述N型衬底中形成P型主结区，该P型主结区与该N型衬底之间形成正向偏压的PN结结构，接着经过台面刻蚀、沉积、刻蚀、电镀形成钝化层及金属层，最后，自所述P+型区和所述N型衬底的交界面与所述弧形凹面的相交线向所述对准金属层处平移预设距离进行切割，得到所述双向TVS器件。
一种双向 tvs 器件制造方法结构

[发明专利]一种晶圆切割方法-CN202211587489.8在审
发明人：杨国江;于世珩;杨彪 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-12-12 - 公布日： 2023-01-31 - 主分类号： B23K26/38 文献下载
摘要：本发明公开了一种晶圆切割方法，所述晶圆包括多个芯片单元，所述晶圆的正面设置有多条划片线，任意两个相邻的所述芯片单元之间包括所述划片线；所述晶圆切割方法包括如下步骤：采用第一激光按照所述晶圆的正面的划片线对所述晶圆的背面切割第一设定深度；采用第二激光沿着所述晶圆的正面的划片线对所述晶圆的正面切割第二设定深度，以完成对所述晶圆的切割，其中，所述晶圆的背面的切割轨迹在所述晶圆的正面上的垂直投影与所述晶圆的正面的切割轨迹相重合。本发明提供了一种晶圆切割方法，可以减少甚至消除传统刀轮切割过程中对晶圆中芯片单元造成的损伤和裂纹，解决晶圆中芯片单元在传统刀轮切割后参数和可靠性出现退化的问题。
一种切割方法

[发明专利]一种HEMT器件及其制备方法-CN202211365216.9在审
发明人：杨国江;于世珩;陈芳胜 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-11-03 - 公布日： 2022-12-02 - 主分类号： H01L29/778 文献下载
摘要：本发明公开了一种HEMT器件及其制备方法，HEMT器件包括衬底、异质结结构、栅介质层和栅极；异质结结构位于衬底的一侧；栅介质层位于异质结结构远离衬底的一侧；沿衬底指向异质结结构的方向，栅介质层包括第一栅介质层和第二栅介质层，第一栅介质层为P型栅介质层，第二栅介质层为N型栅介质层；栅极位于栅介质层远离衬底的一侧。本发明实施例的技术方案可以在降低HEMT器件的栅极漏电流的同时，提高栅极的正向耐压。
一种 hemt 器件及其制备方法

[发明专利]三维立体封装结构及其制作方法-CN202211075697.X有效
发明人：杨国江;高军明;于世珩 -专利权人：江苏长晶浦联功率半导体有限公司
申请日： 2022-09-05 - 公布日： 2022-11-29 - 主分类号： H01L23/485 文献下载
摘要：本发明的目的是提供准积木堆迭式的三维立体封装结构、半导体封装结构、与三维立体封装结构的制作方法，以解决现有封装的体积利用率低，响应时间长等问题。三维立体封装结构包含：N层，每一层包含至少一个半导体封装结构，该半导体封装结构还包含：基板；多个金属凸块；至少一个微电子元器件装贴至该基板；在该基板之上的填充料层，用于封装包覆该至少一个微电子元器件；在该填充料层之上的多个金属焊垫与多个上表面对位结构，其中上一层的该金属凸块与下一层的该金属焊垫相连接，其中上一层的至少一个该下表面对位结构与该下一层的至少一个该上表面对位结构相连接。
三维立体封装结构及其制作方法

[发明专利]一种超结半导体器件及其制造方法-CN202211112816.4有效
发明人：杨国江;于世珩 -专利权人：江苏长晶科技股份有限公司
申请日： 2022-09-14 - 公布日： 2022-11-15 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种超结半导体器件，在所述超结半导体器件的截面上，所述超结半导体器件包括：N型外延层，所述N型外延层上形成有至少一个沟槽，在所述沟槽中填充有P型柱，所述P型柱和由所述沟槽之外的所述N型外延层构成的N型柱交替排列构成所述超结半导体器件；所述沟槽至少包含自下而上依次相接的第一次沟槽、第二次沟槽和第三次沟槽，其中，所述第三次沟槽为跑道形，且所述第一次沟槽、所述第二次沟槽和所述第三次沟槽的宽度依次递增。本发明还公开了一种超结半导体器件的制造方法。本发明能透过形成超结结构的阶梯状深沟槽，其可兼容于现行深沟槽超结结构制程中，达到相同击穿电压下，降低特征电阻之功效。
一种半导体器件及其制造方法

[发明专利]一种半导体封装打线结构-CN202210401112.2有效
发明人：杨国江;于世珩;白宗纬;张胜凯 -专利权人：江苏长晶浦联功率半导体有限公司
申请日： 2022-04-18 - 公布日： 2022-09-20 - 主分类号： H01L23/49 文献下载
摘要：本发明提供一种半导体封装打线结构，该打线结构包括导线架和芯片，该芯片包括源级焊区、栅极焊区和漏极焊区；导线架包括芯片焊垫、源级引脚、栅极引脚和漏极引脚；其中，芯片焊垫与漏极引脚整合焊接；芯片的漏极焊区与芯片焊垫相连接；栅极焊区与栅极引脚相连接；源级焊区与源级引脚相连接，在源级焊区与源级引脚连接时，采用铝带进行打线连接；在源级焊区与源级引脚打线以外的区域设置若干条额外打线；该若干条额外打线用于平衡芯片内部打线的不均匀，使封装结构的打线更均匀。采用本发明中的封装打线结构，可以有效地降低芯片表面上的最大电流密度，进而能降低芯片的导通电阻；其该结构在工艺实现上也较为容易，不会增加额外的工艺流程。
一种半导体封装结构

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