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[发明专利]一种用于存内计算的位线电压补偿电路-CN202210921919.9在审
发明人： 乔树山;黄茂森;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-02 - 公布日： 2022-10-21 - 主分类号： G11C11/417 文献下载
摘要：本发明涉及一种用于存内计算的位线电压补偿电路。该电路包括：计算单元阵列以及电压补偿电路；所述计算单元阵列中位线BL和位线BLB与所述电压补偿电路连接；所述电压补偿电路用于对位线BL和位线BLB进行电压补偿，使位线BL的电压和位线BLB的电压保持在设定区间内。本发明能够对位线电压进行补偿，能够解决读干扰的问题。
一种用于计算电压补偿电路

[发明专利]一种存内计算电路-CN202210921958.9在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-02 - 公布日： 2022-10-21 - 主分类号： G11C11/417 文献下载
摘要：本发明涉及一种存内计算电路。电路中同或门的第一输入端输入输入数据的符号位，同或门的第二端与存储阵列中最后一个SRAM单元的Q连接，同或门的第二端输入权重的符号位；同或门的输出端与管PM1的栅极连接，管PM1和管PM2的源极与电容C1的一端连接，管PM1和管PM2的漏极与传输门T1的输出端连接，电容C1的另一端接VDD，管PM2与管PM3的栅极连接，管PM3与管PM4的源极与电容C2的一端连接，电容C2的另一端接VDD，管PM3和管PM4的漏极与传输门T1的输出端连接，传输门T1的输入端与反位线连接；管PM4的栅极输入同或门的输出结果的相反数。本发明能够提高阵列计算的并发性以及计算速度。
一种计算电路

[发明专利]一种基于7T SRAM的存内计算单元及装置-CN202210923209.X在审
发明人： 乔树山;陶皓;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-02 - 公布日： 2022-10-21 - 主分类号： G11C11/418 文献下载
摘要：本发明涉及一种基于7T SRAM的存内计算单元及装置。该单元中管M1的源极和管M2的源极均接VDD，管M1的漏极、管M3的源极、管M5的漏极、管M2的栅极以及管M6的栅极均与Q`点连接，管M1的栅极、管M5的栅极、管M6的漏极、管M2的漏极、管M4的源极以及管M7的栅极均与Q点连接，管M3的栅极与字线WL连接，管M3的漏极与位线BLB连接，管M4的栅极与字线WL连接，管M4的漏极与位线BL连接，管M5的源极与管M6的源极连接，并接VSS，管M7的漏极接IN端，管M7的源极与位线RBL连接。本发明能够降低存内计算的复杂度并减小存内计算的面积，进而提高存内计算的稳定性。
一种基于 sram 计算单元装置

[发明专利]一种10T SRAM电压域存内计算电路-CN202210924632.1在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-02 - 公布日： 2022-10-21 - 主分类号： G11C11/417 文献下载
摘要：本发明涉及一种10TSRAM电压域存内计算电路。该电路包括：10TSRAM单元阵列、第一电压调制电路、第一模拟数字转换器、第二电压调制电路和第二模拟数字转换器；第一电压调制电路的一端与第一模拟数字转换器连接；第一电压调制电路的另一端与10TSRAM单元阵列连接；第二电压调制电路的一端与第二模拟数字转换器连接；第二电压调制电路的另一端与10TSRAM单元阵列连接。基于此，本发明通过采用电压调制电路和10TSRAM单元阵列，能够解决计算干扰的问题，进而能够提高计算精确度。
一种 10 sram 电压域存内计算电路

[发明专利]一种减法电路-CN202210921915.0在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-02 - 公布日： 2022-10-11 - 主分类号： G06F7/50 文献下载
摘要：本发明涉及一种应用于存内计算的减法电路。该减法电路包括：第一传输门、第二传输门、计算电容和钳位电路；第一传输门和第二传输门均与计算电容连接；计算电容与嵌位电路连接。基于这一结构，本发明可以基于第一电平、第二电平和嵌位电平得到电平差值，达到使用较小的面积开销实现两个电压相减的目的，具有结构简单的特点，并且能够降低计算功耗开销，进而能够提高存内计算效率。
一种减法电路

[发明专利]一种存内计算单元及装置-CN202210888331.8在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-27 - 公布日： 2022-10-11 - 主分类号： G11C8/08 文献下载
摘要：本发明涉及一种存内计算单元及装置。该单元包括：译码器和SRAM单元；所述译码器用于将输入数据进行正负区分，并将输出结果输入至字线WLR和字线WLL；所述SRAM单元的第一输入端与字线WLL连接，所述SRAM单元的第二输入端与字线WLR连接；所述SRAM单元的第一输出端与位线BL连接，所述SRAM单元的第二输出端与位线BLB连接。本发明能够提高计算效率。
一种计算单元装置

[发明专利]一种多比特计算装置-CN202210796569.8有效
发明人： 乔树山;陶皓;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-08 - 公布日： 2022-10-04 - 主分类号： G11C7/12 文献下载
摘要：本发明涉及一种多比特计算装置。该装置中存算单元阵列与字线驱动模块、位线驱动模块及输入模块连接；存算单元阵列与求和模块一一对应连接；求和模块与乘累加读出计算模块连接；存算单元阵列包括：72个存算单元，并划分为6组结构，每组结构进行4个2bit的输入数据和1bit带符号的权重的运算；字线驱动模块通过控制字线WL的电平控制权重的存储；位线驱动模块通过控制位线BL、位线BLB的电平进行权重的存储；输入模块根据输入的数据大小产生不同的In信号；求和模块对每个存算单元阵列产生的位线RBL和位线RBLB信号进行求差计算；乘累加读出计算模块将计算结果转换为数字信号。本发明能够提高计算效率。
一种比特计算装置

[发明专利]一种多比特乘累加全数字存内计算装置-CN202210844251.2有效
发明人： 乔树山;曹景楠;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-19 - 公布日： 2022-10-04 - 主分类号： G06F7/544 文献下载
摘要：本发明涉及一种多比特乘累加全数字存内计算装置。该装置包括：驱动模块、SRAM阵列、累加器和时钟控制模块；驱动模块与SRAM阵列连接；SRAM阵列与时钟控制模块连接；SRAM阵列与累加器连接，进而通过累加器基于SRAM阵列中存储的权重数据和输入数据确定时钟周期内的计算结果。可见，本发明通过采用驱动模块、SRAM阵列、累加器和时钟控制模块形成了数字电路，能够规避模拟电路的问题，进而实现计算的全精度。并且，本发明通过合理设置累加器，可以支持任意bit的输入，同时能够将全精度数据没有损失地送出到外部电路中，进而极大的解决了现有技术存在的模拟密集型电路易受外界干扰的问题。
一种比特累加数字计算装置

[发明专利]一种减法存内计算装置-CN202210889509.0在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-27 - 公布日： 2022-09-30 - 主分类号： G11C8/08 文献下载
摘要：本发明涉及一种减法存内计算装置。该装置中每个SRAM存储单元分别与字线驱动模块、位线BL以及位线BLB连接；开关SW1的一端与位线BL连接；开关SW1的另一端分别与电容C1的一端以及ADC模块连接；电容C1的另一端与开关SW4的一端以及电容C2的一端连接；开关SW4的另一端接地；电容C2的另一端分别与开关SW2的一端以及开关SW3的一端连接；开关SW2的另一端与位线BLB连接；开关SW3的另一端接地。本发明能够按列进行单bit存内计算，进而提高计算效率。
一种减法计算装置

[发明专利]一种脉动矩阵单元及脉动矩阵计算装置-CN202210595479.2有效
发明人： 乔树山;张默寒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-05-30 - 公布日： 2022-09-23 - 主分类号： G06F7/544 文献下载
摘要：本发明涉及一种脉动矩阵单元及脉动矩阵计算装置，属于人工智能领域。该单元中乘法器与权重寄存器和数据寄存器连接；乘法器使权重和输入数据相乘；累加器与乘法器和二选一选择器连接；累加器对相乘后的结果与上一时钟周期的累加后的结果进行累加，将累加器的输出值发送至二选一选择器；二选一选择器与部分和寄存器连接；二选一选择器当输入数据输入完成之前，根据第一控制信号进行累加器的输出值的输出；二选一选择器当输入数据输入完成之后，根据第二控制信号停止累加器的输出值的输出；部分和寄存器当输入数据输入完成之前，对累加器的输出值进行存储，当输入数据输入完成之后，将累加器的输出值进行输出。本发明能够同时节省时间和硬件开销。
一种脉动矩阵单元计算装置

[发明专利]一种带符号的多比特存内计算装置-CN202210817623.2有效
发明人： 乔树山;陶皓;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-13 - 公布日： 2022-09-23 - 主分类号： G06F7/544 文献下载
摘要：本发明涉及一种带符号的多比特存内计算装置，涉及存内计算领域，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元的输出的第一输出数据和第二输出数据相加后输出。本发明降低了占用面积和功耗。
一种符号比特计算装置

[发明专利]一种基于类脑计算平台的字符分类方法及系统-CN202111606833.9有效
发明人：胡蝶;包文笛;乔树山;周玉梅;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2021-12-27 - 公布日： 2022-09-16 - 主分类号： G06V30/41 文献下载
摘要：本发明涉及一种基于类脑计算平台的字符分类方法及系统。该方法包括构建脉冲神经网络分类模型；所述脉冲神经网络模型包括：编码层、最大池化层以及分类层；所述最大池化层包括多个池化神经元以及最大池化输出层；所述池化神经元两两互相连接，且池化神经元与池化神经元之间为抑制连接；所述最大池化输出层的脉冲是由首发脉冲神经元发放；所述最大池化输出层包括一个神经元；所述神经元与每一所述池化神经元连接；利用脉冲神经网络分类模型对MNIST手写数字数据集进行字符分类。本发明能够提高字符分类的精度。
一种基于计算平台字符分类方法系统

[发明专利]一种解耦合SRAM存内计算装置-CN202210227705.1有效
发明人： 乔树山;史万武;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-03-10 - 公布日： 2022-09-16 - 主分类号： G11C11/416 文献下载
摘要：本发明涉及一种解耦合SRAM存内计算装置。该装置包括中列选及位线驱动模块通过位线BL和BLB与所述SRAM计算单元阵列连接；所述输入驱动及脉冲产生模块通过乘累加字线MWL与所述SRAM计算单元阵列连接；所述字线驱动及译码模块通过字线WL与所述SRAM计算单元阵列连接；所述模数转换器阵列通过乘累加位线MBL和MBLB与所述SRAM计算单元阵列连接。本发明能够消除读写干扰，并能够扩大量化ADC范围，减轻了ADC量化精度的压力。
一种耦合 sram 计算装置

[发明专利]一种存内计算装置-CN202210694036.9有效
发明人： 乔树山;曹景楠;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-06-20 - 公布日： 2022-09-16 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及一种存内计算装置，属于存内计算领域。该装置中管N1的漏极与管P1的漏极、管N2的栅极、管P2的栅极、管N4的漏极、管N6的漏极及QB端连接，管N1的栅极与管P1的栅极、管N2的漏极、管P2的漏极、管N5的漏极、管N3的漏极以及Q端连接，管N1的源极接VSS，管P1的源极接VDD，管N2源极接VSS，管P2源极接VDD，管N3的栅极与WLH连接，管N3的源极与BLH连接，管N4的栅极与字线WLH连接，管N4的源极与BLBH连接，管N5的栅极与WLV连接，管N5的源极与BLV连接，管N6的栅极与WLV连接，管N6的源极与BLBV连接；本发明具备双向计算能力和存算分离的特点。
一种计算装置

[发明专利]一种加法器及全数字存内计算装置-CN202210720166.5有效
发明人： 乔树山;曹景楠;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-06-24 - 公布日： 2022-09-13 - 主分类号： G06F7/50 文献下载
摘要：本发明涉及一种加法器及全数字存内计算装置，涉及存内计算领域。该加法器中反相器I1、管P1、管N1管T1得到了INW的结果，通过反相器I3反向得到同或结果，以这两个信号作为选择信号，结合反相器I2、传输门T2、传输门T3、传输门T4以及传输门T5产生了最终的Sum和Cout结果；本发明能够降低加法器的功耗，进而降低全数字存内计算装置的功耗。
一种加法器数字计算装置