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[发明专利]一种三维存储器阵列及其制备方法-CN202310921868.4在审
发明人：蔡一茂;孙经纬;王宗巍;鲍盛誉 -专利权人：北方集成电路技术创新中心（北京）有限公司;北京大学
申请日： 2023-07-26 - 公布日： 2023-10-27 - 主分类号： H10B63/00 文献下载
摘要：本发明提供了一种三维存储器阵列架构及其制备方法，属于微纳电子学技术领域。本发明提出的三维1T1R阵列中，每条源线SL由串联的一列晶体管组成，对应有一条字线WL连接到这一列晶体管的栅极，控制这一列晶体管的开关状态。本发明阵列工作时，被访问的器件所在一列晶体管开启，其余列的晶体管关闭；器件所在的SL和位线BL施加相应访问或操作电压，非选通的BL和SL电压保持一致，可以访问到阵列中的任意一个器件。相应的，同时选通多条BL或同时选通多条SL来实现并行访问。采用本发明可以将1T1R阵列的存储密度提升到和目前3D‑Nand Flash存储器相当的程度，远超过目前的1T1R阵列密度。
一种三维存储器阵列及其制备方法

[发明专利]环沟道型晶体管及其制备方法-CN202310586741.1在审
发明人：王宗巍;孙经纬;蔡一茂;鲍盛誉;黄如 -专利权人：北京大学
申请日： 2023-05-23 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种环沟道型晶体管及其制备方法，其中的环沟道型晶体管包括沿垂直方向呈圆柱形排列的晶体管单元；其中，所述晶体管单元由内向外依次包括晶体管栅极、环绕所述晶体管栅极设置的栅介质和环绕所述栅介质设置的环形沟道；所述晶体管单元的源极和漏极通过在垂直方向上层叠设置在所述环形沟道外的金属连线引出。本发明能够用于操作三维堆叠的不同行的新型存储器，使得三维堆叠新型存储器成为可能，大幅提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
沟道晶体管及其制备方法

[发明专利]三维半导体存储器阵列架构及其制备方法-CN202310584815.8在审
发明人：蔡一茂;孙经纬;王宗巍;鲍盛誉 -专利权人：北京大学
申请日： 2023-05-23 - 公布日： 2023-08-29 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种三维半导体存储器阵列架构及其制备方法，其中的三维半导体存储器阵列架构包括由在垂直方向上呈多层设置分布的新型存储器构成的存储单元，以及设置在相邻存储单元之间的垂直结构，在所述垂直结构中设置有垂直晶体管；其中的新型存储器的一端与所述垂直晶体管的沟道连接，另一端与水平方向的位线BL连接；所述垂直晶体管的沟道与水平方向的源线SL连接；所述垂直晶体管的栅极被栅介质材料层和沟道材料层包裹在所述垂直结构的中心。利用上述发明能够满足新型存储器对材料多样性、阵列可靠性、工艺兼容性的需求，适用于大规模新型存储器阵列的集成。
三维半导体存储器阵列架构及其制备方法

[发明专利]一种非易失性存储器结构及制备方法-CN202211278431.5在审
发明人：王宗巍;蔡一茂;鲍盛誉;黄如 -专利权人：北京大学
申请日： 2022-10-19 - 公布日： 2023-03-21 - 主分类号： H10B63/00 文献下载
摘要：本发明公开了一种非易失性存储器结构及制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明采用兼容CMOS后道工序的材料和工艺，通过合理设计阻挡层和保护层，降低了后道工序对非易失性存储器的影响，实现了高性能、高可靠性的可大规模集成的非易失性存储器的制备，是未来基于非易失性存储器的高密度存储芯片制备和神经形态芯片制备的重要基础。
一种非易失性存储器结构制备方法

[发明专利]一种高灵活性存储计算阵列-CN202211396106.9在审
发明人：蔡一茂;杨韵帆;王宗巍;鲍盛誉 -专利权人：北京大学
申请日： 2022-11-09 - 公布日： 2023-03-21 - 主分类号： G11C5/06 文献下载
摘要：本发明提出一种高灵活性存储计算阵列，属于半导体非挥发性存储器与存内计算技术领域。本发明1T1R阵列的字线方向与输入方向垂直,字线驱动用于控制1T1R阵列的字线输入电源电压或地电压，以打开或关闭一列字线，输入单元设有输入寄存器、电压多路选择器和行多路选择器，电压多路选择器根据输入寄存器的值在线性稳压器产生的多个电压中选择一个作为输入，行多路选择器与1T1R阵列的源线连接，1T1R阵列的位线通过输出单元内的列多路选择器连接到钳位电路与模数转换器。利用本发明提供的高灵活性存储计算阵列，可以节省不必要的功耗，且无需数模转换器就能实现多值输入，提高了计算速度，减少了阵列开启次数与因此带来的功耗。
一种灵活性存储计算阵列

[发明专利]一种基于非线性器件的原位自激活神经网络电路及神经网络运算方法-CN202010783712.0有效
发明人：王宗巍;蔡一茂;鲍盛誉;凌尧天;喻志臻;康健;郑琪霖;黄如 -专利权人：北京大学
申请日： 2020-08-06 - 公布日： 2023-01-17 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种基于非线性器件的原位自激活神经网络电路及神经网络运算方法。该原位自激活神经网络电路包含多层，其中至少一层包含输入模块、IMT‑RRAM阵列和输出模块：所述输入模块，用于将神经网络的该层向量信号的模拟量传递给IMT‑RRAM阵列进行运算；所述IMT‑RRAM阵列，包含多个存储单元，每个存储单元包含一个IMT‑RRAM器件即绝缘体‑金属转变式自选择阻变存储器；所述输出模块，用于将IMT‑RRAM阵列的计算结果的模拟信号传递到下一层。本发明实现了先激活再乘加的神经网络架构，在保持原有神经网络架构运算精度的同时，节省了大量的面积和外围电路带来的功耗。
一种基于非线性器件原位激活神经网络电路运算方法

[发明专利]一种调控非易失存储器多值存储的方法-CN202211301755.6在审
发明人：蔡一茂;王錡深;王宗巍;鲍盛誉;古绍泓;黄如 -专利权人：北京大学;华为技术有限公司
申请日： 2022-10-24 - 公布日： 2022-12-27 - 主分类号： G11C13/00 文献下载
摘要：本发明提供一种调控非易失存储器多值存储的方法，属于半导体和CMOS混合集成电路技术领域。本发明控制晶体管的源漏端电压差，不断搜索晶体管的栅极电压的最高幅值，采用线性快速下降方式调控晶体管的栅极电压，其下降终点与速度设置分别为0～1/2Vg与1ps～10ns，通过set操作或Reset操作完成阻变存储器的阻态变化，实现非易失存储器多值存储。本发明由于采用非恒压式调控栅极电压快速下降，利用晶体管能极快速关断的特性，对电流进行及时控制，可以控制阻变存储器的阻值区间；且低阻区间有利于降低操作电压，进而减缓器件特性的退化。
一种调控非易失存储器存储方法

[发明专利]一种铁电电容耦合神经网络电路结构及神经网络中向量与矩阵的乘法运算方法-CN201910822008.9有效
发明人：王宗巍;蔡一茂;凌尧天;郑琪霖;鲍盛誉;喻志臻;陈青钰;鲍霖;吴林东;黄如 -专利权人：北京大学
申请日： 2019-09-02 - 公布日： 2022-10-14 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种铁电电容耦合神经网络电路结构及神经网络中向量与矩阵的乘法运算方法。该铁电电容耦合神经网络电路结构包括基于铁电电容的权值阵列，以及与权值阵列连接的外部电路结构；权值阵列的每一个权值单元包含一个场效应晶体管和一个铁电电容。外部电路结构包括多路选择器和神经元电路。将训练好的神经网络的权值预先写入到权值矩阵中；使用互补时钟控制多路选择器和神经元电路中的开关，实现神经网络中向量与矩阵的乘法运算。本发明利用铁电电容的非易失多值特性，通过电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，电路结构简单，与现有CMOS工艺兼容，对未来神经网络加速芯片的研究有着重要意义。
一种电容耦合神经网络电路结构向量矩阵乘法运算方法

[发明专利]一种基于忆阻器的声源定位方法及系统-CN202210082048.6在审
发明人：王宗巍;鲍霖;蔡一茂;鲍盛誉;秦雅博;黄如 -专利权人：北京大学
申请日： 2022-01-24 - 公布日： 2022-05-27 - 主分类号： G01S5/22 文献下载
摘要：本发明公布了一种基于忆阻器的声源定位方法及系统，该方法采用两个拾音器、波形转换电路、三个忆阻器以及信息处理电路，利用忆阻器的信号整合效应，可以定位声源。本发明降低了处理器的计算负担，在机器人感知领域具有极强的应用前景；此外，本发明可以采用基于纳米离子迁移的阻变器件，具有面积小、功耗低等优势，能够实现整个系统的小型化，对于机器人感知研究有着重要意义。
一种基于忆阻器声源定位方法系统

[发明专利]一种卷积神经网络最大池化层电路-CN202011564118.9有效
发明人：蔡一茂;凌尧天;王宗巍;鲍盛誉;黄如 -专利权人：北京大学
申请日： 2020-12-25 - 公布日： 2022-05-20 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种卷积神经网络最大池化层电路，包含两个选通器、一个模拟数字转化器和一个阻值变化单元，阻值变化单元的两端分别连接两个选通器的输出端，其中第一选通器的一输入端接外部输入信号r1，另一输入端接地，控制端接外部控制信号c1；第二选通器的一输入端接前端电路的阻值变化单元交叉阵列中一根位线的输出，另一输入端接地，控制端接外部控制信号c1的逻辑取反信号；所述模拟数字转化器的模拟输入端与第二选通器的输出端相连，输出为数字信号，控制端连外部控制信号c2。该最大池化层电路利用阻值变化单元的内在机理完成小阵列中最大值的寻找，相比传统CMOS电路结构得到极大的简化，能够极大提升神经网络加速芯片的速度并降低能耗。
一种卷积神经网络最大池化层电路

[实用新型]一种具有散热功能的手机壳-CN202022566138.1有效
发明人：蔡一茂;陈青钰;王宗巍;杜晨喆;鲍盛誉;黄如 -专利权人：北京大学
申请日： 2020-11-09 - 公布日： 2021-07-09 - 主分类号： H04M1/18 文献下载
摘要：本实用新型公开了一种具有散热功能的手机壳，包括手机壳壳体，其特征在于，在手机壳壳体内部设置有热管，所述热管的分布区域对应连接手机表面的高温区与低温区。所述热管可分为蒸发段、绝热段和冷凝段，当蒸发段受热时，热管内吸液芯中的散热工质吸收热量后蒸发为气体；蒸发段的蒸汽压力上升并高于冷凝段的气体压力，所形成的压力差迅速推动蒸气向冷凝段流动；气体在冷凝段内的气液分界面上转换成液体并释放大量的热；液体再沿吸液芯靠毛细力的作用重新流回蒸发段，如此循环不已，从而使热量高效地传输。该手机壳结构简单，成本低，体积小，使用方便，在有效保护手机的同时，高效将手机产生的热量散发，增加了手机使用的安全性和稳定性。
一种具有散热功能机壳

[实用新型]一种散热手机壳-CN202022564720.4有效
发明人：蔡一茂;陈青钰;王宗巍;杜晨喆;鲍盛誉;黄如 -专利权人：北京大学
申请日： 2020-11-09 - 公布日： 2021-06-01 - 主分类号： H04M1/18 文献下载
摘要：本实用新型公开了一种散热手机壳，包括手机壳壳体，其特征在于，在手机壳壳体的内部设置有脉动热管，所述脉动热管的分布区域对应连接手机表面的高温区与低温区，分别形成蒸发段和冷凝段，其余部分为绝热段，工作时，蒸发段吸收热量，冷凝段释放热量，导致管内液塞和气塞的膨胀、压缩和相互转换，并形成液塞振荡运动的驱动力，将热量不断从蒸发段传导至冷凝段。该散热手机壳结构简单，成本低，体积小，使用方便，在有效保护手机免受损坏的同时，高效将手机产生的热量散发，增加了手机使用的安全性和稳定性，提升了手机的使用体验。
一种散热机壳

[发明专利]一种双模阻变存储器件及其制备方法-CN201910903216.1在审
发明人：王宗巍;蔡一茂;康健;鲍盛誉;凌尧天;喻至臻;陈青钰;鲍霖;吴林东;黄如 -专利权人：北京大学
申请日： 2019-09-24 - 公布日： 2020-02-11 - 主分类号： H01L45/00 文献下载
摘要：本发明提供一种双模阻变存储器，包括衬底和位于衬底上的底电极‑阻变层‑自选择层‑顶电极结构。本发明还提供一种双模阻变存储器的制备方法，包括如下步骤：1)定义底电极图形，按照该图形在衬底上制备底电极；2)采用PVD、ALD或CVD的方法在底电极上淀积阻变层；3)采用PVD或ALD的方法在阻变层上淀积自选择层，并施加退火处理工序；4)定义底电极引出孔图形，按照该图形在阻变层和自选择层刻蚀出底电极引出孔；5)定义顶电极图形，按照该图形在自选择层上制备顶电极。本发明基于采用传统CMOS工艺来实现具有自选择的阻变存储器件，以期降低甚至消除阻变存储器的crossbar结构中存在的串扰问题。
底电极选择层阻变层阻变存储器衬底制备顶电极引出孔淀积双模阻变存储器件顶电极结构退火处理串扰刻蚀施加

[发明专利]一种1TnR存算阵列单元的制备方法-CN201910754213.6在审
发明人：王宗巍;蔡一茂;凌尧天;刘毅华;鲍盛誉;方亦陈;肖韩;黄如 -专利权人：北京大学
申请日： 2019-08-15 - 公布日： 2019-12-31 - 主分类号： H01L45/00 文献下载
摘要：本发明提供一种1TnR存算阵列单元的制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明充分利用了MOSFET带来的面积冗余，发挥阻变器件结构简单和特征尺寸小的优势，实现了更加高密度的阵列集成，使得在相同存储精度下，存储容量提高约n倍，或者在相同存储容量下，存储精度提高约n倍。因此本发明对未来适用于存储和存算一体的阻变器件高密度集成有着重要的意义。
存储存储容量阻变器件高密度集成人工智能阵列单元阵列集成冗余制备半导体

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