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[发明专利]电容式感测NAND存储器-CN202180081026.1在审
发明人：福住嘉晃;藤木润;田中秋二;吉田政史;西户雅信;鎌田义彦 -专利权人：美光科技公司
申请日： 2021-11-10 - 公布日： 2023-08-22 - 主分类号： H10B43/40 文献下载
摘要：存储器单元阵列可包含：第一数据线；第二数据线；源极；电容，其选择性地连接到所述第一数据线；经串联连接非易失性存储器单元串，其位于所述第一数据线与所述电容之间；以及通过门，其选择性地连接在所述第二数据线与所述源极之间，其中所述电容的电极电容耦合到所述通过门的沟道。
电容式感测 nand 存储器

[发明专利]包含分层级堆叠的微电子装置及相关电子系统及方法-CN202111548304.8在审
发明人：福住嘉晃;藤木润;M·J·金;S·古普塔;P·泰萨里欧;K·什鲁蒂;白桂鉉;K·A·里特尔;田中秋二;U·M·梅奥托;R·J·希尔;M·霍兰 -专利权人：美光科技公司
申请日： 2021-12-16 - 公布日： 2022-06-21 - 主分类号： H01L27/11524 文献下载
摘要：本申请案涉及包含分层级堆叠的微电子装置以及相关电子系统及方法。一种微电子装置包括：堆叠结构，其包括布置在层级中的导电结构与绝缘结构的竖直交替序列，所述堆叠结构划分为通过狭槽结构彼此分离的块结构；存储器单元串，其竖直延伸穿过所述堆叠结构的所述块结构，所述存储器单元串个别地包括竖直延伸穿过所述堆叠结构的沟道材料；额外堆叠结构，其竖直上覆在所述堆叠结构上且包括布置在额外层级中的额外导电结构与额外绝缘结构的竖直序列；第一支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上，所述第一支柱中的每一者从对应存储器单元串的中心水平偏移；第二支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上；及额外狭槽结构，其包括介电材料，所述介电材料延伸穿过所述额外堆叠结构的至少一部分且将所述块结构中的每一者细分为子块结构，所述额外狭槽结构水平相邻于所述第一支柱。还描述了相关微电子装置、电子系统及方法。
包含层级堆叠微电子装置相关电子系统方法

[发明专利]电容式感测NAND存储器的存储器阵列结构-CN202111457559.3在审
发明人：福住嘉晃;藤木润;田中秋二;吉田政史;西户雅信;蒲田佳彦 -专利权人：美光科技公司
申请日： 2021-12-02 - 公布日： 2022-06-10 - 主分类号： G11C16/04 文献下载
摘要：本申请涉及电容式感测NAND存储器的存储器阵列结构。存储器单元阵列包含多个感测线，每个感测线具有在第二数据线和源极之间串联连接的相应多个通过门，并且具有电容耦合到其相应多个通过门的第一沟道的相应单元列结构子集，其中，对于所述多个感测线中的每个感测线，其相应单元列结构子集中的每个单元列结构连接到相应第一数据线子集中的相应第一数据线。
电容式感测 nand 存储器阵列结构

[发明专利]电容式感测NAND存储器中的存取操作-CN202111458167.9在审
发明人：福住嘉晃;藤木润;田中秋二;吉田政史;西户雅信;蒲田佳彦 -专利权人：美光科技公司
申请日： 2021-12-02 - 公布日： 2022-06-10 - 主分类号： G11C16/04 文献下载
摘要：本申请涉及电容式感测NAND存储器中的存取操作。存储器可包含非易失性存储器单元、选择性地连接到所述非易失性存储器单元的电容、具有电容耦合到所述电容的电极的沟道的场效应晶体管，以及用于存取所述非易失性存储器单元且配置成使所述存储器进行以下操作的控制器：增加所述电容的所述电极的电压电平；响应于存储在所述非易失性存储器单元中的数据状态，通过所述非易失性存储器单元选择性地放电所述电容的所述电极的所述电压电平，以及响应于所述电容的所述电极的剩余电压电平，确定所述场效应晶体管是否被激活。
电容式感测 nand 存储器中的存取操作

[发明专利]电容式感测NAND存储器中的感测线结构-CN202111459491.2在审
发明人：福住嘉晃;藤木润;田中秋二;吉田政史;西户雅信;蒲田佳彦 -专利权人：美光科技公司
申请日： 2021-12-02 - 公布日： 2022-06-10 - 主分类号： G11C16/04 文献下载
摘要：本申请涉及电容式感测NAND存储器中的感测线结构。存储器单元阵列可包含：数据线；源极；在所述数据线和所述源极之间串联连接的多个通过门；多个单元列结构，其各自具有与相应多个经串联连接场效应晶体管串联连接的相应多个经串联连接非易失性存储器单元，其中其相应多个经串联连接非易失性存储器单元中的每个非易失性存储器单元的沟道和其相应多个经串联连接场效应晶体管中的每个场效应晶体管的沟道选择性地彼此连接；以及多个背侧栅极线，其各自连接到所述多个通过门中的相应通过门的所述第二控制栅极。
电容式感测 nand 存储器中的感测线结构

[发明专利]包含突出到上部导柱部分中的隔离结构的微电子装置以及相关方法和系统-CN202111017950.1在审
发明人： M·J·金;D·A·戴寇克;福住嘉晃;A·法鲁辛;R·J·希尔;C·S·蒂瓦里;藤木润 -专利权人：美光科技公司
申请日： 2021-08-31 - 公布日： 2022-03-01 - 主分类号： H01L27/11575 文献下载
摘要：本申请案涉及包含突出到上部导柱部分中的隔离结构的微电子装置，以及相关方法和系统。微电子装置包含堆叠结构，其包括以层次布置的绝缘结构和导电结构的竖直交替序列。一连串导柱延伸穿过所述堆叠结构。至少一个隔离结构延伸穿过所述堆叠结构的上部堆叠部分。所述至少一个隔离结构突出到所述一连串导柱的导柱的相邻列的导柱中。导电触点与所述至少一个隔离结构突出到其中的所述导柱电通信。也公开相关方法和电子系统。
包含突出上部导柱部分中的隔离结构微电子装置以及相关方法系统

[发明专利]半导体装置及其制造方法-CN201710073374.X有效
发明人： 藤木润;荒井伸也 -专利权人：东芝存储器株式会社
申请日： 2017-02-10 - 公布日： 2020-09-29 - 主分类号： H01L27/11551 文献下载
摘要：本发明涉及一种半导体装置及其制造方法。实施方式的半导体装置包含第1半导体区域、积层体、多个柱状部、壁状的多个第1绝缘部及柱状的多个第2绝缘部。积层体设置在第1半导体区域上且包含交替地积层的多个绝缘体与多个电极层。柱状部设置在积层体内且沿积层体的积层方向延伸并包含半导体主体与电荷蓄积膜，半导体主体与第1半导体区域相接。第1绝缘部设置在积层体内并沿积层方向及与积层方向交叉的第1方向延伸且与第1半导体区域相接。第2绝缘部设置在积层体内且沿积层方向延伸并与第1半导体区域相接。第2绝缘部的沿着与第1方向在平面内交叉的第2方向的宽度比第1绝缘部的沿着第2方向的宽度宽。第2绝缘部俯视观察时配置成错位格子状。
半导体装置及其制造方法

[发明专利]半导体装置及其制造方法-CN201610772893.0在审
发明人：石田贵士;藤木润;荒井伸也;荒井史隆;青地英明;藤井光太郎 -专利权人：东芝存储器株式会社
申请日： 2016-08-30 - 公布日： 2017-09-22 - 主分类号： H01L27/115 文献下载
摘要：本申请的发明涉及一种半导体装置及其制造方法。实施方式的半导体装置包含第1配线部、第1导电型的第1半导体区域、积层体、柱状部、多个第1绝缘部、及多个半导体区域列。第1配线部隔着第1绝缘膜设置在衬底上。第1半导体区域隔着第2绝缘膜设置在第1配线部上。积层体设置在第1半导体区域上。积层体包含交替地积层的多个第3绝缘膜及多个电极层。柱状部设置在积层体内。柱状部包含半导体主体及电荷累积膜。多个第1绝缘部设置在积层体内。多个第1绝缘部与第1半导体区域相接。多个半导体区域列设置在第1半导体区域内。多个半导体区域列分别包含相互分离的第2导电型的多个第2半导体区域。多个第2半导体区域设置在多个第1绝缘部的下方，且沿着第1绝缘部在第1方向上排列。多个第2半导体区域与第1配线部电连接。
半导体装置及其制造方法

[发明专利]非易失性半导体存储装置及其驱动方法-CN200910132543.8无效
发明人： 藤木润 -专利权人：株式会社东芝
申请日： 2009-03-31 - 公布日： 2009-10-07 - 主分类号： G11C16/34 文献下载
摘要：本发明提供一种非易失性半导体存储装置的驱动方法。上述非易失性半导体存储装置具有：具有沟道和设置在上述沟道两侧的源/漏区域的半导体层、设置在上述沟道之上的第一绝缘膜、浮动电极、第二绝缘膜、以及栅电极。在上述驱动方法中，为了设为向上述浮动电极注入了第一极性的电荷的状态，向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述第二绝缘膜中的第一电位差，之后，提供将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第二电位差，之后，提供将上述第一极性的电荷注入到上述浮动电极中的第三电位差。
非易失性半导体存储装置及其驱动方法

[发明专利]半导体存储元件-CN200910007879.1无效
发明人：井野恒洋;安田直树;村冈浩一;藤木润;菊地祥子;有吉惠子 -专利权人：株式会社东芝
申请日： 2009-02-20 - 公布日： 2009-08-26 - 主分类号： H01L29/792 文献下载
摘要：一种半导体存储元件，包括：形成在半导体衬底上的隧道绝缘膜；形成在隧道绝缘膜上的具有Bevan簇的HfON电荷存储膜；形成在HfON电荷存储膜上的阻挡膜；和形成在阻挡膜上的栅电极。
半导体存储元件

[发明专利]驱动非易失性半导体存储器件的方法-CN200810168078.9有效
发明人： 藤木润 -专利权人：株式会社东芝
申请日： 2008-09-27 - 公布日： 2009-04-01 - 主分类号： G11C16/04 文献下载
摘要：本发明提供一种用于驱动易失性半导体存储器件的方法。该非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过电荷到电荷存储层中的注入来改变其数据存储状态。该方法包括在将电荷注入到电荷存储层中以改变数据存储状态之前：注入具有与要注入的电荷相同的极性的电荷；以及进一步注入具有与所注入电荷相反的极性的电荷。
驱动非易失性半导体存储器件方法

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