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[发明专利]基于测试时间成本动态调整的分项测试方法及装置-CN202310826406.4在审
发明人：詹文法;郝凯明;潘盼;章礼华;郑江云;张庆平;蔡雪原;梁琦;吴兆旺;余储贤;胡心怡 -专利权人：安庆师范大学
申请日： 2023-07-06 - 公布日： 2023-10-24 - 主分类号： G01R31/26 文献下载
摘要：本发明公开了基于测试时间成本动态调整的分项测试方法及装置，所述方法包括：根据当前批次所有测试单元的总测试时间以及测试单元的排序预测下一批次测试时所有测试单元的总测试时间以及测试单元的排序，若预测的下一批次所有测试单元的总测试时间大于等于当前批次总测试时间，则当前测试单元的排序不变，若预测的下一批次所有测试单元的总测试时间小于当前批次总测试时间，则采用预测的下一批次测试单元的排序对所有测试单元进行重新排序；本发明的优点在于：减少测试时间，提高测试效率。
基于测试时间成本动态调整方法装置

[发明专利]基于BP神经网络的集成电路电参数处理方法-CN202310855996.3在审
发明人：詹文法;张鲁萍;冯学军;潘盼;章礼华;吴兆旺;梁琦;陈庆庆;郑江云;蔡雪原;胡心怡;郝凯明;余储贤 -专利权人：安庆师范大学
申请日： 2023-07-12 - 公布日： 2023-10-03 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了基于BP神经网络的集成电路电参数处理方法，包括：采集原有设备的参数数据；采集当前设备的参数数据；对所获取的原有设备以及当前设备的参数数据均进行标准化处理；对原有设备数据运用BP神经网络进行处理后拟合获得第一多项式曲线；对当前设备的数据运用BP神经网络进行回归处理，拟合得到第二多项式曲线；将当前设备和原有设备的数据点进行映射从而对当前设备的数据进行调整，然后对映射后的数据进行拟合处理，得到当前设备的拟合函数，根据原有设备的数据采用该拟合函数推断当前设备的数据；本发明的优点在于：统一测试参数限值标准，提高测试效率。
基于 bp 神经网络集成电路参数处理方法

[发明专利]一种集成电路电性能测试中电参数信号处理方法-CN202310855992.5在审
发明人：詹文法;张鲁萍;冯学军;蔡雪原;潘盼;章礼华;吴兆旺;梁琦;陈庆庆;郑江云;胡心怡;郝凯明;余储贤 -专利权人：安庆师范大学
申请日： 2023-07-12 - 公布日： 2023-10-03 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种集成电路电性能测试中电参数信号处理方法，包括：采集原有设备的测试限值和电参数数据；对原有设备数据进行数据处理，然后运用最小二乘法对数据进行拟合后获得一个多项式曲线；采集当前设备的测试限值和电参数数据并进行数据处理，然后运用最小二乘法进行数据拟合，得出关于当前设备的数据的函数曲线；将当前设备和原有设备的数据点进行映射从而对当前设备的数据进行调整，然后对映射后的数据进行拟合处理，得到当前设备的拟合函数，根据原有设备的数据采用该拟合函数推断当前设备的数据；本发明的优点在于：统一测试参数限值标准，提高测试效率。
一种集成电路性能测试参数信号处理方法

[发明专利]一种三维堆叠封装芯片的可配置并行测试电路及方法-CN202310335526.4在审
发明人：张庆平;詹文法;潘盼;郑江云;蔡雪原;吴兆旺;梁琦 -专利权人：安庆师范大学
申请日： 2023-03-30 - 公布日： 2023-08-08 - 主分类号： G01R31/3185 文献下载
摘要：本发明公开了一种三维堆叠封装芯片的可配置并行测试电路及方法，所述测试电路包括可配置边界扫描单元对，所述三维堆叠封装芯片具有多层小芯粒，所述可配置边界扫描单元对包括用于与小芯粒输入端口连接的第一可配置边界扫描单元以及用于与小芯粒输出端口连接的第二可配置边界扫描单元，第一可配置边界扫描单元与第二可配置边界扫描单元通过不同控制信号配置成不同模式，每层小芯粒上设置多个可配置边界扫描单元对，每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对级联；本发明的优点在于：实现扫描链条数灵活配置，有利于实际应用，且制造成本低。
一种三维堆叠封装芯片配置并行测试电路方法

[发明专利]一种最小游程切换点标记编码压缩方法及装置-CN201911192482.4有效
发明人：詹文法;陶鹏程;蔡雪原;邵志伟;彭勇;张振林;丁文祥;彭登辉;华铭;都奕 -专利权人：安庆师范大学
申请日： 2019-11-28 - 公布日： 2023-06-30 - 主分类号： H03M7/46 文献下载
摘要：本发明涉及一种最小游程切换点标记编码压缩方法，包括S1、将测试向量进行均匀划分成若干组区域；S2、将区域中的所有测试向量进行编码压缩，压缩后继续压缩下一组区域中的测试向量，直至全部区域压缩；S3、将该组区域的测试向量压缩后，继续读取下一组区域，重复执行步骤S2；直到最后一个区域压缩完成。本发明还公开了一种最小游程切换点标记编码压缩装置。本发明针对测试向量与测试向量之间游程的关系进行压缩，极大缩短了编码字的数量，有效得提高了压缩率。
一种最小游程切换标记编码压缩方法装置

[发明专利]基于隐马尔可夫模型的电路测试方法、存储介质及装置-CN202010979020.3有效
发明人：詹文法;华铭;江健生;蔡雪原;冯学军;彭登辉 -专利权人：安庆师范大学
申请日： 2020-09-17 - 公布日： 2023-06-30 - 主分类号： G01R31/3183 文献下载
摘要：本发明公开了基于隐马尔可夫模型的电路测试方法、存储介质及装置，所述方法包括：自动测试向量生成工具根据导入的电路结构图随机生成针对该电路的测试向量集；根据随机生成的测试向量集，进行电路测试并基于隐马尔可夫模型判断电路是否温度过高；若电路不存在温度过高问题则直接将测试向量集输入到自动测试设备ATE中，进行电路测试；若电路存在温度过高问题，对测试向量集进行重排序减少测试向量之间的翻转得到更新的测试向量集，将更新的测试向量集输入到自动测试设备ATE中，进行电路测试；本发明的优点在于：有效控制测试温度，降低了损坏芯片的风险，提高了测试的可靠性。
基于隐马尔可夫模型电路测试方法存储介质装置

[发明专利]基于联合分类的集成电路有效测试模式重选方法及装置-CN202310154645.X在审
发明人：詹文法;张鲁萍;张庆平;蔡雪原;江健生;郑江云;章礼华;潘盼;孙秀芳;余储贤;胡心怡 -专利权人：安庆师范大学
申请日： 2023-02-17 - 公布日： 2023-05-16 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了基于联合分类的集成电路有效测试模式重选方法及装置，所述方法包括：生成电路的测试向量集；对电路进行故障注入，判断此电路是否存在故障，并作为目标结果；通过K均值聚类对测试向量集进行预处理，删除无用测试向量，对剩余的测试向量不加权以及多次进行不同加权情况下分别执行mRMR算法，每次执行mRMR算法时计算得到每个测试向量的MIQ值，按MIQ值大小对测试向量进行降序重排得到多组备选特征子集；多组备选特征子集分别输入SVM分类器中，将分类正确率最高的且维数最低的备选特征子集作为最优测试集；本发明的优点在于：减少测试向量冗余，降低测试时间，提高故障芯片的测试效率，有效降低测试成本。
基于联合分类集成电路有效测试模式重选方法装置

[发明专利]一种有效关键面积参数向量集重排序方法及系统-CN202210421043.1在审
发明人：詹文法;张鲁萍;江健生;蔡雪原;郑江云;章礼华;冯学军;余储贤;胡心怡 -专利权人：安庆师范大学
申请日： 2022-04-21 - 公布日： 2022-08-02 - 主分类号： G01R31/3181 文献下载
摘要：本发明提供一种有效关键面积参数向量集重排序方法及系统包括：获取被测集成电路的电路描述语言，据以利用测试向量生成工具ATPG生成针对该所述被测集成电路的测试向量集；对所述被测集成电路的模拟电路进行故障注入，获取并根据当前所述模拟电路中的测试响应值判断该所述被测集成电路是否存在故障；参照所述被测集成电路的结构图，处理不同单元电路中所含晶体管的总关键面积相对于该单元电路的面积覆盖，统计所述测试向量集中的每条测试向量命中故障的次数，据以处理得到测试特征值，按照所述测试特征值排序处理所述测试向量，以重排序测试向量集，用以测试所述被测集成电路。本发明解决了集成电路测试成本高、测试效率低及测试准确率低的技术问题。
一种有效关键面积参数向量排序方法系统

[发明专利]一种具有静电驱动的双层扭转的MEMS微镜及激光雷达-CN202210263856.2在审
发明人：任信钢;陶伟;黄志祥;蔡雪原;吴先良;谢国大;王思亮;郭小辉 -专利权人：安徽大学
申请日： 2022-03-17 - 公布日： 2022-06-17 - 主分类号： G02B26/08 文献下载
摘要：本发明公开了一种具有静电驱动的双层扭转的MEMS微镜及激光雷达，涉及微机电技术领域，包括衬底、外层框架、内层框架和镜面结构，镜面结构位于内层框架的上方，衬底设置有第一梳齿结构，外层框架设置有第二梳齿结构和第三梳齿结构，内层框架设置有第四梳齿结构和第五梳齿结构，镜面结构设置有第六梳齿结构，第一梳齿结构与第二梳齿结构对应，第三梳齿结构与第四梳齿结构对应，第五梳齿结构与第六梳齿结构对应，第一梳齿结构、第三梳齿结构和第五梳齿结构分别用于施加电压激励，第二梳齿结构、第四梳齿结构和第六梳齿结构分别用于接地。本发明解决了在静电力驱动下MEMS微镜偏转角度小的难题。
一种具有静电驱动双层扭转 mems 激光雷达

[发明专利]基于可测试面积估算测试性能的测试集重排序方法及装置-CN201911206856.3有效
发明人：詹文法;陶鹏程;蔡雪原;邵志伟;彭勇;张振林;丁文祥;彭登辉;华铭;都奕 -专利权人：安庆师范大学
申请日： 2019-11-29 - 公布日： 2022-02-22 - 主分类号： G01R31/28 文献下载
摘要：本发明涉及一种基于估算测试性能的测试集重排序方法，包括以下步骤：S1、生成测试集并仿真测试；S2、估算测试集中测试向量的故障测试性能；S3、对估算后的测试集进行重新排序，得到新的测试集。本发明还公开了一种基于估算测试性能的测试集重排序装置，本发明依据测试性能的高低对测试向量进行重新排序，使用重新排序后的测试向量进行测试，可以有效减少故障电路的测试时间，提高测试效率。
基于测试面积估算性能排序方法装置

[发明专利]一种系统级封装后芯片互联测试方法及系统-CN201910261233.X有效
发明人：詹文法;彭勇;蔡雪原;王钊;江健生;金郡;张振林;韩彦召;刘娟 -专利权人：安庆师范大学
申请日： 2019-04-02 - 公布日： 2021-12-10 - 主分类号： G01R31/28 文献下载
摘要：本发明提供一种系统级封装后芯片互联测试方法及系统，将多芯片封装具有的多个输入端和多个输出端入初始集B；初始化测试向量集V为空集，记V＝φ；选取初始集B中任一元素t，作为故障点，构建电路的完整结构图；按t为0和1故障分别运行自动测试向量生成算法，计算对应原始输入或输出，得到对应测试向量Vt0和Vt1；若t为0或1不可测，则Vt0或Vt1为空集，将Vt0和Vt1并入原测试向量集V，得到V＝V∪Vt0∪Vt1，同时将t从B中删除；判断B是否是空集，若B非空，跳转到测试步骤，若B为空，跳转到输出步骤；输出最终测试向量集V。优点：将芯片之间互连线故障转化为单固定点故障来测，可以利用传统的自动测试向量算法，具有很好的兼容性和实用性。
一种系统封装芯片联测方法

[发明专利]一种基于前向相容的折叠集分层压缩方法及装置-CN201911192492.8有效
发明人：詹文法;陶鹏程;蔡雪原;邵志伟;彭勇;张振林;丁文祥;彭登辉;华铭;都奕 -专利权人：安庆师范大学
申请日： 2019-11-28 - 公布日： 2021-10-15 - 主分类号： G01R31/3183 文献下载
摘要：本发明涉及一种基于前向相容的折叠集分层压缩方法，步骤如下：S1、划分测试向量；S2、从划分的测试向量中，获取待编码数据块与折叠集；S3、根据折叠集依次对待编码数据块进行编码；S4、判断待编码数据块是否为最后一个，如果是输出压缩后的测试向量，如果不是返回执行步骤S3。本发明还公开了一种基于前向相容的折叠集分层压缩装置。本发明通过将测试向量划分，利用参考向量作为折叠种子生成折叠集，依次对剩余的待编码数据块与参考向量进行相容性判断，从而实现降低参考向量的相容条件，使原本不具有相容关系的两个数据块产生相容关系，即增大了数据块间的相容性，从而在原来相容压缩的基础上进一步提高了数据的压缩率。
一种基于相容折叠分层压缩方法装置

[实用新型]一种窄脚距MSOP型专用芯片封装结构-CN202022803990.6有效
发明人：彭勇;韩彦召;谢兵;王钊;周根强;赵从寿;陶高松;蔡雪原 -专利权人：池州华宇电子科技股份有限公司
申请日： 2020-11-29 - 公布日： 2021-07-27 - 主分类号： H01L23/31 文献下载
摘要：本实用新型公开了一种窄脚距MSOP型专用芯片封装结构，包括基板、芯片、引脚、导热陶瓷压板、塑封外壳，所述的导热陶瓷压板还包括框体、第一压接部、胶层、第二压接部，使用导热陶瓷压板压装基板和端子部上，第一压接部与框体组成的结构将基板边缘封闭实现绝缘，第二压装部与框体组成的结构将端子部边缘封闭实现绝缘，芯片与引脚连接的键合线需要绕过导热陶瓷压板，避免键合线拖挂到基板而产生短路等质量问题，提高质量的稳定性。该装置结构简单，通过边缘封闭绝缘设计，在安全性能不降低的情况下缩短了引脚的间距，提高安全性能和工作可靠性。
一种窄脚距 msop 专用芯片封装结构

[实用新型]一种叠加式TSSOP型专用芯片封装结构-CN202022804010.4有效
发明人：彭勇;韩彦召;谢兵;王钊;周根强;赵从寿;陶高松;蔡雪原 -专利权人：池州华宇电子科技股份有限公司
申请日： 2020-11-29 - 公布日： 2021-06-04 - 主分类号： H01L23/367 文献下载
摘要：本实用新型公开了一种叠加式TSSOP型专用芯片封装结构，包括塑封外壳，设置在所述塑封外壳内侧的基板、银浆层、下层芯片、绝缘层、导热支架、导热片、胶层、上层芯片，下层芯片工作产生的热量经过银浆层传递给基板，上层芯片工作产生的热量经过胶层传递给导热支架，导热支架的热量一部分传递给导热片，另一部分的热量传递给基板，通过这样的设计，使得下层芯片和上层芯片处于相对独立散热的位置，提高散热效果及安全性能。该装置结构简单，通过隔离散热设计，提高了散热效果及安全性能，实现长时间可靠工作。
一种叠加 tssop 专用芯片封装结构

[实用新型]一种针对敏感节点进行加固的抗辐射半加器电路-CN201920605856.X有效
发明人：张平伟;蔡雪原 -专利权人：安庆师范大学
申请日： 2019-04-29 - 公布日： 2019-12-31 - 主分类号： H03K19/003 文献下载
摘要：本实用新型公开了一种针对敏感节点进行加固的抗辐射半加器电路，该抗辐射半加器电路包括14个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14和14个NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14；所述PM1、PM2、NM1、NM2和PM6、PM7、NM6、NM7分别构成一个与非门，PM3、PM4、PM5、NM3、NM4、NM5和PM8、PM9、PM10、NM8、NM9、NM10分别构成一个或与非门，PM11、PM12、NM11、NM12和PM13、PM14、NM13、NM14分别构成一个C单元电路。本实用新型的技术方案针对敏感节点进行加固，进一步减少了面积，实现了半加器的功能，同时具有较强的抗辐射能力。
半加器抗辐射本实用新型电路敏感节点与非门

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