专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]边界扫描互连网络生成方法及存储介质-CN202310982488.1在审
  • 李兵;蔡旭;陆永健 - 上海明波通信技术股份有限公司
  • 2023-08-07 - 2023-10-27 - G01R31/3185
  • 本发明公开了一种边界扫描互连网络生成方法,包括:S1计算节点总数T;S2获取扫描链元件列表和扫描链元件关联的管脚库列表;S3遍历节点列表;S4判断当前Net(i)节点类型,若为固定电平节点则执行S9,否则执行S5;S5形成潜在互连管脚列表;S6搜索只能作为输出的互连管脚放置于输出管脚列表中,获取输出管脚列表的管脚总数n;若n=0,执行S7;若0<n<m,执行S8;若n=m,直接丢弃执行S9;S7重新遍历查找双向管脚;若找到将该双向管脚加入输出管脚列表中执行步骤S8,否则直接丢弃执行步骤S9。S8将剩余的未加入输出管脚列表的互连管脚添加到输入管脚列表中,形成一个完整的互连网络;S9令i=i+1,若节点列表已遍历完成i>T则结束,否则执S4。
  • 边界扫描互连网络生成方法存储介质
  • [发明专利]冗余电路-CN202310378616.1在审
  • S·贾因;J·M·乔治 - 意法半导体国际有限公司
  • 2023-04-11 - 2023-10-20 - G01R31/3185
  • 本公开涉及冗余电路。在一个实施例中,一种集成电路,包括:表决电路,包括N个扫描触发器的,其中N是大于或等于3的奇数,其中所述N个扫描触发器包括第一扫描触发器和第二扫描触发器,其中所述第一扫描触发器的输出耦合到所述第二扫描触发器的扫描输入;扫描链,包括所述表决电路的N个扫描触发器,以及第三扫描触发器和第四扫描触发器,所述扫描链被配置为接收扫描使能信号;以及扫描使能控制电路,被配置为基于所述扫描使能信号并且基于所述第三扫描触发器的扫描输入或所述第四扫描触发器的输出来控制所述第一扫描触发器或所述第二扫描触发器的扫描使能输入。
  • 冗余电路
  • [发明专利]一种基于Chiplet的芯片内置自测试方法和系统-CN202311008070.7有效
  • 王嘉诚;张少仲 - 中诚华隆计算机技术有限公司
  • 2023-08-11 - 2023-10-20 - G01R31/3185
  • 本发明公开了一种基于Chiplet的芯片内置自测试方法和系统,属于集成电路的技术领域,所述方法包括:对芯粒Chiplet的各种故障模式确定优先级;基于故障模式的优先级,确定扫描链结构和第一BIST模块的功能测试方案,运行测试用例对芯片进行测试,第二BIST模块基于对所述第一BIST中的测试结果的分析确定细粒度性能测试的扫描链覆盖范围和测试调度算法,动态配置细粒度测试的子扫描链,以及激活或禁用特定子扫描链模块,以及使用细粒度测试的扫描链对芯片内部状态进行控制和测试监控。本发明通过故障模式分析与优先级排序,可以针对性地设计扫描链与BIST结构,同时层次化的测试策略和自适应的测试调度可以在不同层次上快速定位故障,降低测试时间和成本。
  • 一种基于chiplet芯片内置测试方法系统
  • [发明专利]一种新型低扫描功耗扫描单元及扫描链-CN202310855919.8在审
  • 田青;鞠虎;高营;魏敬和;刘国柱;殷预嘉;刘德 - 中国电子科技集团公司第五十八研究所
  • 2023-07-13 - 2023-10-10 - G01R31/3185
  • 本发明公开一种新型低扫描功耗扫描单元及扫描链,属于集成电路可测性设计领域。本发明使用新型低扫描功耗扫描单元,通过增加1个或门控制扫描单元中二级锁存器单元的2个三态门在扫描阶段的切换活动,并通过一个高阈值PMOS作为电源门控,控制二级锁存器单元内部2个反相器的电源VDD,减少扫描阶段二级锁存器的动态功耗和组合逻辑的非必要动态功耗。另外增加一个测试向量输出端口P,其信号来源于扫描单元内部一级锁存器单元的输出,减少扫描阶段的传输路径延迟。本发明适用于使用数字电路可测性设计阶段,仅仅增加一个或门和一个高阈值PMOS,不影响原有逻辑电路功能,可达到减少移位阶段下的动态功耗的目的。
  • 一种新型扫描功耗单元
  • [发明专利]一种扫描链调整方法、装置、电子设备及可读存储介质-CN202310712637.2在审
  • 江小帆 - 南京芯驰半导体科技有限公司
  • 2023-06-15 - 2023-09-29 - G01R31/3185
  • 本申请公开了一种扫描链调整方法、装置、电子设备及可读存储介质,该方法包括:获取针对第一测试模式的多个第一扫描链中每个待检测模块的第一物理位置信息,其中,多个第一扫描链首尾相接形成针对第二测试模式的第二扫描链;基于每个第一扫描链中每个待检测模块的第一物理位置信息,对每个第一扫描链进行调整,得到调整后的第一扫描链;调整后的第一扫描链的长度,小于第一扫描链的长度;将每个调整后的第一扫描链作为一个元素,确定每个调整后的第一扫描链的第二物理位置信息;基于每个调整后的第一扫描链的第二物理位置信息,对第二扫描链进行调整,得到调整后的第二扫描链;调整后的第二扫描链的长度,小于第二扫描链的长度。
  • 一种扫描调整方法装置电子设备可读存储介质
  • [发明专利]用于扫描测试的电路和方法-CN202310271696.0在审
  • V·N·斯里尼瓦桑;M·沙玛;S·K·瓦特斯;U·C·斯利瓦斯塔瓦 - 意法半导体国际有限公司
  • 2023-03-20 - 2023-09-22 - G01R31/3185
  • 在一个实施例中,一种用于执行扫描测试的方法包括:生成第一扫描时钟信号和第二扫描时钟信号;将第一扫描时钟信号和第二扫描时钟信号分别提供给第一扫描链和第二扫描链,其中当扫描使能信号被断言时,第一扫描时钟信号和第二扫描时钟信号包括相应第一移位脉冲,并且当扫描使能信号被解除断言时,第一扫描时钟信号和第二扫描时钟信号包括相应第一捕获脉冲,其中第一扫描时钟信号和第二扫描时钟信号的第一移位脉冲对应于第一时钟信号的第一时钟脉冲,其中第一扫描时钟信号的第一捕获脉冲对应于第一时钟信号的第二时钟脉冲,并且其中第二扫描时钟信号的第一捕获脉冲对应于与第一时钟信号不同的第二时钟信号的第一时钟脉冲。
  • 用于扫描测试电路方法
  • [发明专利]一种测试电路-CN202210203941.X在审
  • 廖春和;蔡燕飞;王俊;刘旭;王代平 - 中芯国际集成电路制造(上海)有限公司
  • 2022-03-02 - 2023-09-12 - G01R31/3185
  • 本申请提供一种测试电路,包括:数据延迟电路,用于对接收的数据测试信号进行延迟处理,并将延迟后的数据信号输出至所述待测触发器的数据端;第一负载模块,包括第一负载单元,所述第一负载单元包括第一控制电路和第一负载;时钟延迟电路,用于对接收的时钟测试信号进行延迟处理,并将延迟后的时钟信号输出至所述待测触发器的时钟端;第二负载模块,包括第二负载单元,所述第二负载单元包括第二控制电路和第二负载。本申请技术方案可以提高对触发器的建立时间和保持时间的测试精度。
  • 一种测试电路
  • [发明专利]一种FPGA测试用的多工位快速配置装置及其配置方法-CN201510765771.4有效
  • 王延政;王裕昌;周军 - 上海复旦微电子集团股份有限公司
  • 2015-11-11 - 2023-08-18 - G01R31/3185
  • 一种FPGA测试用的多工位快速配置装置及其配置方法,测试模块向配置模块发送操作指令,实现操作工位的选择、配置回读操作类型的选择、配置模式的选择,接收配置模块返回的操作结果,配置模块接收测试模块的操作指令,将操作指令发送给配置适配器,配置适配器根据操作指令完成对待测FPGA芯片的配置以及对配置数据的回读,将回读数据发送给测试模块。本发明实现同时对多颗待测FPGA芯片的配置操作,且实现对配置数据的回读操作,支持多种配置模式可选,兼容多种测试平台,实现配置适配器与待测FPGA芯片的隔离保护及动态电平匹配,配置适配器工作时不占用测试程序的向量及通道资源,节省了存储介质,简化了硬件设计,配置数据更新灵活,并节省了配置时间。
  • 一种fpga测试多工位快速配置装置及其方法

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