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[发明专利]具有双栅极结构的沟槽型双扩散金属氧化物半导体晶体管-CN200910203089.0无效
发明人： 石甫渊;苏根政;崔炎曼 -专利权人：通用半导体公司
申请日： 2001-03-16 - 公布日： 2010-08-11 - 主分类号： H01L29/78 文献下载
摘要：提出了一种沟槽型DMOS晶体管单元，它是在第一种导电类型的衬底上形成的。具有第二种导电类型的体区位于衬底上。至少一个沟槽通过体区和衬底延伸。一个绝缘层镶衬沟槽。该绝缘层包括在一个界面上相互接触的第一和第二个部分。绝缘层的第一部分的层面的厚度比第二部分大。界面的深度位于体区下边界之上。在沟槽里形成一个导电电极，使它覆盖在绝缘层之上。在与沟槽相邻的体区里形成第一种导电类型的源区。
具有栅极结构沟槽扩散金属氧化物半导体晶体管

[发明专利]用于高电压超结终端的工艺-CN200580048259.2无效
发明人： 石甫渊;布赖恩·D·普拉特 -专利权人：三维半导体公司
申请日： 2005-12-27 - 公布日： 2009-04-29 - 主分类号： H01L21/76 文献下载
摘要：本发明公开了一种制造具有有源区和终端区的半导体器件的方法，其包括：提供具有彼此相反的第一和第二主表面的半导体衬底。该半导体衬底具有有源区和围绕该有源区的终端区。将第一主表面氧化。在终端区中形成第一多个沟槽和第一多个台面。以电介质材料填充终端区中的该第一多个沟槽。在终端区中的第二多个沟槽。以电介质材料填充该第二多个沟槽。
用于电压终端工艺

[发明专利]合并器件的形成方法和设计方法-CN200710086275.1无效
发明人：理查得·A·布兰查德;石甫渊;苏根政 -专利权人：通用半导体公司
申请日： 2002-08-23 - 公布日： 2007-10-31 - 主分类号： H01L27/06 文献下载
摘要：一种合并器件的形成方法，包括：形成多个肖特基二极管单元；以及形成多个MOSFET单元，其中所述肖特基二极管单元位于沟槽网络的底部，其中所述MOSFET单元的栅极区包括导电区和绝缘区，其中某些所述栅极区提供在所述沟槽网络的侧壁上，以及其中不需要借助掩模层，形成所述栅极区的所述导电区。一种合并器件的设计方法，合并器件包括多个肖特基二极管单元以及多个MOSFET单元，所述方法包括：除去沟槽MOSFET器件设计内的一个或多个源/本体台面，以及在除去的台面以前设置的位置处设置一个或多个肖特基二极管单元。
合并器件形成方法设计

[发明专利]具有改进沟槽结构的沟槽DMOS晶体管-CN03805814.6无效
发明人：苏根政;石甫渊;崔炎曼 -专利权人：通用半导体公司
申请日： 2003-03-11 - 公布日： 2007-02-07 - 主分类号： H01L29/76 文献下载
摘要：提供一种沟槽DMOS晶体管单元，该沟槽DMOS晶体管单元包括第一导电性类型的衬底(104)和位于衬底上的体区(116)，体区(116)具有第二导电性类型。至少一个沟槽(124)贯穿体区和衬底。绝缘层(150)内衬沟槽，导电电极(152)位于沟槽中覆盖绝缘层。第一导电性类型的源区(140)位于邻近沟槽的体区中。沟槽具有在衬底平面中限定多边形的侧壁，以便相邻的侧壁以大于90度的角度相互接触。
具有改进沟槽结构 dmos 晶体管

[发明专利]具有增加的导通电阻的沟槽MOSFET器件-CN02823246.1有效
发明人： 石甫渊;苏根政;约翰·E·阿马托;崔炎曼 -专利权人：通用半导体公司
申请日： 2002-11-20 - 公布日： 2005-11-09 - 主分类号： H01L29/76 文献下载
摘要：一种沟槽MOSFET器件，包括：第一导电类型的衬底(200)；第一导电类型的外延层；其中该外延层具有比衬底更低的多数载流子浓度；延伸到外延区中的沟槽；沟槽内的绝缘导电区(211)；在沟槽底部和衬底之间的外延层内形成的第一导电类型的掺杂区(206)，其中该掺杂区具有比衬底低和比外延层高的多数载流子浓度；在外延层的上部内且邻近沟槽形成的第二导电类型的体区(204)；其中体区从外延层的上表面延伸的深度比沟槽小；体区内的源区(212)。
具有增加通电沟槽 mosfet 器件

[发明专利]双掩模沟槽肖特基二极管-CN02810570.2有效
发明人：崔炎曼;石甫渊;苏根政 -专利权人：通用半导体公司
申请日： 2002-05-22 - 公布日： 2005-05-25 - 主分类号： H01L21/28 文献下载
摘要：一种肖特基整流器，包括半导体结构，该半导体结构具有第一和第二相对表面(分别是12a和12b)，每个表面均延伸以限定形成有源半导体区(5)和终止半导体区(10)。所述结构包括分别邻近第一表面和第二表面的第一导电类型的阴极区(12c)和漂移区(12d)。所述漂移区的净掺杂浓度低于所述阴极区的静掺杂浓度；多个沟槽(30)从第二表面延伸进半导体结构，并且限定形成多个位于半导体结构内的台面(14)。至少一个沟槽位于所述有源和终止半导体区的每一个中。第一绝缘区(16)邻近位于所述多个沟槽中的半导体结构设置。第二绝缘区(45)将所述有源半导体区与所述终止半导体区电隔离。阳极电极(18)邻近并形成肖特基整流接面，该整流接面在第二表面处与所述结构接触，并且邻近位于沟槽中的第一绝缘区。阳极电极将多个沟槽电连接在一起。
双掩模沟槽肖特基二极管

[发明专利]一种用于形成如图 5所示具有衬底(2 )、带有至少一个沟槽 ( 5 2 )的电压维持外延层 ( 1 )、以及邻接并环绕该沟槽的掺杂区（5a）的功率半导体器件的方法-CN02826543.2无效
发明人：理查德·A·布兰查德;石甫渊 -专利权人：通用半导体公司
申请日： 2002-12-30 - 公布日： 2005-04-27 - 主分类号： H01L29/76 文献下载
摘要：一种提供了用于形成功率半导体器件的方法，本方法首先提供第一导电类型的衬底，之后在衬底上形成电压维持区。通过在衬底上淀积第一导电类型的外延层并且在外延层中形成至少一个沟槽来形成电压维持区。至少一个具有第二导电类型的掺杂剂的掺杂柱位于外延层中，和沟槽的侧壁相邻。使用也用作掺杂源的蚀刻剂气体蚀刻沟槽，其中掺杂源用于形成掺杂柱。例如，如果需要比如硼的p型掺杂剂，可以将BCl₃用作蚀刻剂气体。另外，如果需要比如磷的n型掺杂剂，可以将PH₃用作蚀刻剂气体。将在气体中存在的掺杂剂完全加入至限定沟槽表面的硅中。将这个掺杂剂扩散来形成沟槽周围的掺杂柱。以比如二氧化硅，氮化硅，多晶硅，和这些材料的组合的绝缘材料填充沟槽。可以将扩散掺杂剂来形成掺杂柱之前或之后执行填充沟槽的步骤。最后，在电压维持区上形成至少一个第二导电类型的区以限定其间的结。
一种用于形成具有衬底带有至少一个沟槽电压维持外延以及邻接环绕掺杂

[发明专利]在半导体衬底中形成窄沟槽的方法-CN02823047.7无效
发明人： 石甫渊;苏根政;约翰·E·阿马托;布赖恩·D·普拉特 -专利权人：通用半导体公司
申请日： 2002-11-20 - 公布日： 2005-03-09 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种通过在半导体衬底(202)上设置具有第一孔的构图的第一CVD淀积掩模材料层(203)在半导体衬底(202)内形成沟槽(207)的方法。第二掩模材料层被CVD淀积且被刻蚀以在第一孔中形成隔片(203s)，隔片(203s)形成比第一孔窄的第二孔。通过第二孔刻蚀半导体衬底(202)，以致在半导体衬底(202)中形成沟槽(207)。在优选实施例中，在形成沟槽MOSFET器件中使用本发明的方法。
半导体衬底形成沟槽方法

[发明专利]抵抗在钝化层形成裂纹的集成电路-CN02823247.X无效
发明人： 石甫渊;苏根政;约翰·E·阿马托 -专利权人：通用半导体公司
申请日： 2002-11-20 - 公布日： 2005-03-09 - 主分类号： H01L21/00 文献下载
摘要：在用蚀刻和镶嵌技术产生的集成电路，据推测，由于应力从互连金属层传递到围绕的介电材料(401)中的结果，使得在围绕集成在器件中的互连金属层(400)的介电材料中通常产生裂纹。本发明通过提供一种包括圆形转角的互连金属层来解决这一问题，这种圆形转角据信能够减少传递到围绕的介电层的应力。
抵抗钝化形成裂纹集成电路

[发明专利]具有多晶硅源极接触结构的沟槽MOSFET器件-CN02823048.5无效
发明人： 石甫渊;苏根政;约翰·E·阿马托;崔炎曼 -专利权人：通用半导体公司
申请日： 2002-11-20 - 公布日： 2005-03-02 - 主分类号： H01L29/76 文献下载
摘要：一种沟槽MOSFET晶体管器件及其制造方法。该器件包括：(a)第一导电类型的硅衬底；(b)在衬底上的第一导电类型的硅外延层，外延层具有比衬底更低的多数载流子浓度；(c)从外延层的上表面延伸到外延层中的沟槽；(d)内衬至少部分沟槽的绝缘层；(e)在邻近绝缘层的沟槽内的导电区；(f)在外延层的上部内设置且邻近沟槽的第二导电类型的体区；(g)在体区的上部内设置且邻近沟槽的第一导电类型的源区；(h)在体区上部内且邻近源区的第二导电类型的上部区域，上部区域具有比体区更高的多数载流子浓度；以及(i)布置在外延层上表面的源极接触区，其中源极接触区包括电接触源区的掺杂多晶硅接触区，以及电接触源区和上部区域的邻近金属接触区。
具有多晶硅源极接触结构沟槽 mosfet 器件

[发明专利]用于形成具有低寄生电阻的沟槽MOSFET器件的方法-CN02823049.3无效
发明人： 石甫渊;苏根政;约翰·E·阿马托;布赖恩·D·普拉特 -专利权人：通用半导体公司
申请日： 2002-11-20 - 公布日： 2005-03-02 - 主分类号： H01L21/336 文献下载
摘要：提供一种用于在沟槽MOSFET器件中形成邻近外延层的上部内的第一导电类型源区的浅和深掺杂剂注入区的方法。该方法包括：(a)在外延层上形成构图的注入掩模，其中构图的注入掩模包括构图的绝缘区且至少覆盖部分源区，其中构图的注入掩模具有在邻近源区的至少部分外延层上的孔；(b)通过以下工序形成浅掺杂剂区，该工序包括：(1)通过孔在外延层的上部内以第一能级注入第二导电类型的第一掺杂剂以及(2)在高温下将第一掺杂剂从外延层的上表面扩散到第一深度；(c)通过以下工序形成深掺杂剂区，该工艺包括：(1)通过孔在外延层的上部内以第二能级注入第二导电类型的第二掺杂剂以及(2)在高温下将第二掺杂剂从外延层的上表面扩散到第二深度；(d)放大构图的绝缘区中的孔。在该方法中，第二能级大于第一能级，第二深度大于第一深度，以及第一和第二掺杂剂可以相同或不同。例如，可以使用本发明的方法形成包括多个沟槽MOSFET单元的器件。
用于形成具有寄生电阻沟槽 mosfet 器件方法

[发明专利]具有低栅极电荷的沟槽金属氧化物半导体场效应晶体管-CN02822649.6有效
发明人： 石甫渊;苏根政 -专利权人：通用半导体公司
申请日： 2002-11-13 - 公布日： 2005-02-23 - 主分类号： H01L29/76 文献下载
摘要：一种沟槽MOSFET器件，其包括：(a)第一导电类型的硅衬底(200)(优选地为N－型导电性)；(b)在衬底上的第一导电类型的硅外延层(202)，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内的第二导电类型(优选地为P－型导电性)的主体区域(204)；(d)具有沟槽侧壁和沟槽底部的沟槽(206)，其从外延层的上表面延伸入外延层并穿过器件的主体区域；(f)衬于沟槽内的氧化区域(210t)，其包括覆盖至少沟槽底部的下段(210d)和覆盖至少沟槽侧壁的上部区域的上段；(g)在邻近氧化区域的沟槽内的导电区域(211g)；以及(h)在主体区域的上部和邻近沟槽内的第一导电类型的源极区域(212)。在这个实施例中，氧化区域的下段(210d)比氧化区域的上段的厚度要厚。
具有栅极电荷沟槽金属氧化物半导体场效应晶体管

[发明专利]具有改良的漏极触点的沟槽双扩散金属氧化半导体器件-CN02821853.1有效
发明人： 石甫渊;苏根政;威廉·约翰·纳尔逊;约翰·E·阿马托 -专利权人：通用半导体公司
申请日： 2002-10-30 - 公布日： 2005-02-16 - 主分类号： H01L29/76 文献下载
摘要：一种沟槽DMOS晶体管器件，其包括：(a)第一导电类型的衬底；(b)衬底上的第一导电类型的外延层，其中，该外延层比衬底具有较低的多数载流子浓度；(c)沟槽，其从外延层的上表面延伸到外延层中；(d)绝缘层，其衬于沟槽的至少一部分里；(e)邻近绝缘层的沟槽内的导电区域；(f)第二导电类型的主体区域，其设置在外延层的上部和邻近的沟槽内；(g)在主体区域的上部和邻近的沟槽内的第一导电类型的源极区域；以及(h)一个或更多低电阻率纵深区域，其由外延层的上部表面延伸到器件中。该低电阻率纵深区域用作为提供与衬底的电接触，其是器件的公共漏极区域。通过以这个方式构建沟槽DMOS晶体管，可在器件的单一表面设置所有源极、漏极和栅极触点。
具有改良触点沟槽扩散金属氧化半导体器件

[发明专利]具有轻掺杂源结构的凹槽DMOS晶体管-CN01816385.8无效
发明人： 石甫渊;苏根政;崔炎曼 -专利权人：通用半导体公司
申请日： 2001-09-19 - 公布日： 2004-12-01 - 主分类号： H01L29/08 文献下载
摘要：本发明提供了一种凹槽DMOS晶体管单元，其包括具有第一导电类型的衬底和位于衬底上的、具有第二导电类型的体区。至少一个凹槽延伸至体区和衬底。一个绝缘层对齐凹槽，和一个导电电极放在覆盖在所述绝缘层上的凹槽中。第一导电类型的源区位于临近凹槽的体区中。源区包括第一层和设置在第一层上的第二层。第一层具有相对低于第二层的掺杂浓度的第一导电类型的掺杂浓度。
具有掺杂结构凹槽 dmos 晶体管

[发明专利]具有内嵌的沟槽肖特基整流器的沟槽DMOS晶体管-CN02816533.0无效
发明人：理查得·A·布兰查德;石甫渊;苏根政 -专利权人：通用半导体公司
申请日： 2002-08-23 - 公布日： 2004-11-17 - 主分类号： H01L21/336 文献下载
摘要：一种合并器件包括多个MOSFET单元(219)和多个肖特基整流单元(S)，以及合并器件的设计和制造方法。根据本发明的一个实施例，MOSFET单元，包括：(a)在半导体区(201)的上部内形成的第一导电类型的源区(212)，(b)在半导体区(201)的中间部分内形成的第二导电类型的本体区(204)，(c)在半导体区(201)的下部内形成的第一导电类型的漏区(202)，以及(d)与源区(212)、本体区(204)以及漏区(202)相邻提供的栅极区(211)。在本实施例中的肖特基二极管单元(S)设置在沟槽网络(219a，219b，219c)中并且包括肖特基整流接触半导体区(201)的下部的导体部分(218)。在本实施例中，沿沟槽网络(219a，219b，219c)的一个侧壁并与至少一个肖特基二极管单元(S)相邻地设置至少一个MOSFET单元栅极区(211)。
具有沟槽肖特基整流器 dmos 晶体管

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