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[发明专利]一种基于FPGA的Cholesky分解计算加速系统-CN202310960973.9有效
发明人：胡塘;郝春玲;李相迪;玉虓;王跃明 -专利权人：之江实验室
申请日： 2023-08-02 - 公布日： 2023-10-20 - 主分类号： G06F17/16 文献下载
摘要：本发明公开一种基于FPGA的Cholesky分解计算加速系统，该系统包括DDR存储器、AXI接口、基于FPGA实现的主体电路；基于FPGA实现的主体电路包括n块分布式RAM、n‑1个非对角线元素计算电路和1个对角线元素计算电路；系统还包括运算优化模块、对角线元素计算模块和非对角线元素计算模块；对角线元素计算模块和非对角线元素计算模块按照从左到右从上到下的顺序对输入的正定对称矩阵A执行Cholesky分解计算，直至最后一个元素ann分解计算完毕，并得到上三角矩阵R；最后通过AXI接口统一将所述上三角矩阵R输出并写回所述DDR存储器保存。该系统能够减少FPGA硬件资源的消耗，适应各种尺寸矩阵的Cholesky分解，并能够提升并行计算效率。
一种基于 fpga cholesky 分解计算加速系统

[发明专利]一种类神经突触晶体管及类神经突触晶体管电路-CN202310785302.3有效
发明人：刘欢;于飞;玉虓;刘艳;韩根全 -专利权人：之江实验室
申请日： 2023-06-29 - 公布日： 2023-10-13 - 主分类号： H01L29/788 文献下载
摘要：本说明书公开了一种类神经突触晶体管及类神经突触晶体管电路，可以通过在类神经突触晶体管的栅区中的第一栅极或第二栅极上施加脉冲电压来控制可移动离子薄膜层中的可移动离子的极化状态，从而调制它的沟道电导和阈值电压使得类神经突触晶体管能够模拟出神经突触的兴奋和抑制状态，第二栅极的引入可避免额外添加负脉冲电压所需的极性转换电路的成本，以降低神经形态电路的成本。此外，还可以通过添加一个NMOS晶体管和类神经突触晶体管串联组成类神经突触晶体管电路，避免了第一栅极或第二栅极无脉冲信号作用时电路中的待机功耗。
种类神经突触晶体管电路

[发明专利]面向FeFET存储阵列的数字识别方法及硬件加速器-CN202311130216.5在审
发明人：任嵩楠;李宇航;闫力;胡塘;顾佳妮;玉虓;李相迪;韩根全 -专利权人：之江实验室
申请日： 2023-09-04 - 公布日： 2023-10-10 - 主分类号： G06V30/226 文献下载
摘要：本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、偏置计算每个神经元的输出信号；FeFET存储器，用于存储神经网络权重；数据输出单元，用于比较第二全连接层模块中每个神经元的输出信号，获取识别结果。
面向 fefet 存储阵列数字识别方法硬件加速器

[发明专利]一种基于FeFET存算一体阵列的语音识别方法-CN202311130282.2在审
发明人：任嵩楠;闫力;顾佳妮;玉虓;胡塘;刘志威;韩根全 -专利权人：之江实验室
申请日： 2023-09-04 - 公布日： 2023-10-10 - 主分类号： G10L15/28 文献下载
摘要：本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
一种基于 fefet 一体阵列语音识别方法

[发明专利]一种提取晶体管器件热特性参数的简单量测方法-CN202310579078.2在审
发明人：程然;孙颖;陈冰;曲军儒;玉虓 -专利权人：浙江大学;之江实验室
申请日： 2023-05-19 - 公布日： 2023-08-15 - 主分类号： G01R31/26 文献下载
摘要：本发明公开了一种提取晶体管器件热特性参数的简单量测方法，通过高时间分辨率快速测试获得晶体管器件小于等于1ns上升沿时间开启后由于自热效应导致的漏极电流退化与时间的关系，基于漏极电流的温度敏感性标定器件沟道温度变化；根据一阶电路全响应方程拟合晶体管器件沟道温度与时间的关系获得热时间常数；利用沟道温度与器件功率的变化关系求解热阻参数，进而获得热容参数。本发明通过高时间分辨率快速测试可以捕捉晶体管器件热饱和全过程，基于一阶电路全响应方程能够准确拟合器件沟道加热过程的热时间常数，并提取热阻、热容参数，是直接评估器件自热效应的有效方法，热特性参数的准确提取能够为电路设计提供参考依据，优化器件热阻抗设计。
一种提取晶体管器件特性参数简单方法

[发明专利]逻辑门电路-CN202310093328.1有效
发明人：许嘉诚;金成吉;顾佳妮;陈冰;刘欢;玉虓;韩根全 -专利权人：之江实验室
申请日： 2023-01-17 - 公布日： 2023-08-15 - 主分类号： H10B51/30 文献下载
摘要：本申请涉及一种逻辑门电路，包括：上拉电阻和铁电晶体管，铁电晶体管内部由上至下依次设置有主栅极、沟道和背栅极，其中，沟道的两端分别设置有源极和漏极，主栅极和沟道之间由上至下依次设置有铁电层和界面层，沟道和背栅极之间由上至下依次设置有阻绝氧化层、电荷俘获层和隧穿氧化层；上拉电阻与漏极连接。通过本申请，解决了相关技术中逻辑门电路工作能耗高的问题，降低了逻辑门电路的工作能耗。
逻辑门电路

[发明专利]一种全加器电路及多位全加器-CN202310536623.X有效
发明人：刘欢;于飞;玉虓;韩根全;刘艳;余宁浙 -专利权人：之江实验室
申请日： 2023-05-12 - 公布日： 2023-07-25 - 主分类号： G06F7/501 文献下载
摘要：本说明书公开了一种全加器电路及多位全加器，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。
一种全加器电路

[发明专利]一种基于Zynq的图像帧率可控模拟器和方法-CN202310364151.4在审
发明人：李相迪;刘志威;胡塘;任嵩楠;闫力;玉虓 -专利权人：之江实验室
申请日： 2023-03-31 - 公布日： 2023-07-18 - 主分类号： H04N19/149 文献下载
摘要：本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
一种基于 zynq 图像可控模拟器方法

[发明专利]基于四列列向量分块奇异值分解的图像压缩方法-CN202310451246.X有效
发明人：胡塘;玉虓;王锡尔;刘志威 -专利权人：之江实验室
申请日： 2023-04-25 - 公布日： 2023-07-11 - 主分类号： H04N19/423 文献下载
摘要：本发明公开一种基于四列列向量分块奇异值分解的图像压缩方法，该方法中待压缩图像以矩阵形式输入，每四列图像元素为一组进行平均分块，一列图像元素对应一列列向量，对每一块内的四列列向量进行两两组合，并分别计算各种组合对应的二阶范数以及单位向量内积，根据单位列向量内积大小，决定最终组合方式以及数据源头交换规则；并执行单边雅克比旋转计算操作；与列向量输入数据源头交换规则相一致，单边雅克比计算更新的结果输出也按照相应规则写回并覆盖原有的列向量数据。本发明可实现矩阵奇异值分解的图像压缩过程低效计算行为减少、收敛速度加快以及并行计算效率提升。
基于列列向量分块奇异分解图像压缩方法

[发明专利]铁电场效应晶体管及其制备方法和铁电存储器-CN202310219281.9在审
发明人：林高波;玉虓 -专利权人：之江实验室
申请日： 2023-03-03 - 公布日： 2023-06-27 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种铁电场效应晶体管及其制备方法和铁电存储器。铁电场效应晶体管的制备方法包括以下步骤：在基底上形成氧化物半导体层，氧化物半导体层包括沟道区和位于沟道区两侧的源区和漏区；在沟道区上形成铁电材料层，在铁电材料层上形成顶栅极；形成金属反应层以覆盖源区、漏区和顶栅极；在氧化性气氛中，于300℃～600℃下退火，诱导铁电材料层形成铁电相，得铁电介质层，并使源区和漏区的氧元素被金属反应层夺取，得导体化源区和导体化漏区；并使金属反应层自发氧化，得钝化层；在钝化层中形成源极和漏极。该法通过一次退火实现诱导铁电材料层形成铁电相、促使源/漏区导体化和淀积钝化层的功能，制得高性能和高耐久性的器件。
电场效应晶体管及其制备方法存储器

[发明专利]一种电荷俘获增强的铁电场效应晶体管及其制备工艺-CN202310178136.0在审
发明人：黄家豪;金成吉;玉虓;韩根全 -专利权人：西安电子科技大学杭州研究院;西安电子科技大学
申请日： 2023-02-28 - 公布日： 2023-06-23 - 主分类号： H01L29/78 文献下载
摘要：一种电荷俘获增强的铁电场效应晶体管，包括硅衬底以及设置在所述硅衬底上的栅极堆栈结构，所述栅极堆栈结构包括依次设置在所述硅衬底上的介质层、栅极、隧穿氧化层、电荷俘获层、阻挡氧化层、铁电薄膜层和沟道层，以及设置在所述沟道层上的金属源极和金属漏极；本发明还提供了所述电荷俘获增强的铁电场效应晶体管的制备工艺，本发明所述电荷俘获增强的铁电场效应晶体管可作为数据存储器件。与现有技术相比，本发明在铁电薄膜层和栅极之间引入一层电荷俘获层，利用电荷在电荷俘获层的俘获和去俘获，使FeFET存储窗口增大。
一种电荷俘获增强电场效应晶体管及其制备工艺

[发明专利]一种Cu2-CN202310110749.0在审
发明人：顾佳妮;谢毅;陈佳佳;玉虓 -专利权人：之江实验室
申请日： 2023-02-09 - 公布日： 2023-06-23 - 主分类号： C09K3/00 文献下载
摘要：本发明公开了一种Cu2‑xS/Graphene复合吸波材料及其制备方法，包括：将含硫前驱体溶液和铜源混合，并经过离心洗样以制备CuS分散液；通过超声法制备石墨烯有机剥离液；按照一定比例将石墨烯有机剥离液与CuS分散液混合后，加入客体阳离子Cu2+和还原剂，离心洗样得到Cu2‑xS/Graphene复合吸波材料，其中，Cu2‑xS颗粒均匀地附着于单层二维Graphene上，其中，Cu2‑xS与Graphene的质量比为1:(0.01～0.15)，x的取值范围为0≤x≤1，以满足吸波材料“薄、轻、宽、强”的要求。
一种 cu base sub

[发明专利]一种纳米片晶体管及纳米片晶体管的重构、制备方法-CN202310442153.0在审
发明人：刘欢;于飞;寇潇;玉虓;刘艳;韩根全 -专利权人：之江实验室
申请日： 2023-04-23 - 公布日： 2023-05-30 - 主分类号： H01L29/10 文献下载
摘要：本说明书公开了一种纳米片晶体管及纳米片晶体管的重构、制备方法，可以通过呈环形状包裹纳米片的源极可移动离子薄膜层以及漏极可移动离子薄膜层中的可移动离子，在施加在源极掺杂电极以及漏极掺杂电极的电信号作用下，所呈现的不同的极化状态，控制纳米片晶体管可以重构为P沟道晶体管或N沟道晶体管使用，从而可以提高纳米片晶体管的资源利用率，进而可以降低使用该纳米片晶体管的集成电路的成本。
一种纳米晶体管制备方法

[发明专利]一种低电阻率欧姆接触的Ge n型沟道场效应晶体管结构及其制备方法-CN202211634685.6在审
发明人：丑录录;玉虓;刘欢;韩根全;刘艳 -专利权人：西安电子科技大学
申请日： 2022-12-19 - 公布日： 2023-05-16 - 主分类号： H01L29/45 文献下载
摘要：一种低电阻率欧姆接触的Gen型沟道场效应晶体管结构及其制备方法，其结构包括p型Ge衬底，p型Ge衬底两侧分别设有n型Ge源/漏区，n型Ge源/漏区上分别设有超薄氧化物层，n型Ge源/漏区之间且位于p型Ge衬底顶部中间自下而上依次设置有栅钝化层、栅介质层和栅金属层，其两侧分别设有绝缘侧墙；绝缘侧墙外侧且超薄氧化物层上分别依次设置有源电极粘附层、源电极以及漏电极粘附层、漏电极；绝缘侧墙之间且栅金属层上依次设置栅电极粘附层、栅电极，源/漏电极与n型Ge源/漏区之间分别通过贯穿超薄氧化物层的导电细丝通道导通连接；本发明通过将超薄氧化层嵌入金属和n‑Ge半导体之间，采用电铸工艺击穿氧化层，从而实现低电阻率欧姆接触。
一种电阻率欧姆接触 ge 沟道场效应晶体管结构及其制备方法

[发明专利]一种具有双栅结构的铁电场效应晶体管及其制备方法-CN202310108317.6在审
发明人：林高波;玉虓;沈荣宗;金成吉 -专利权人：之江实验室
申请日： 2023-02-14 - 公布日： 2023-05-12 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种具有双栅结构的铁电场效应晶体管及其制备方法，所述铁电场效应晶体管包括：自下而上分布的衬底、底栅极、第一铁电介质层、氧化物半导体层、第二铁电介质层和顶栅极；源极和漏极分别设置于氧化物半导体层的上表面的两侧；通过调整第一铁电介质层和第二铁电介质层的极化状态来调整半导体表面状态，从而调节晶体管源极和漏极间的导通状态，以区别逻辑0状态和逻辑1状态；逻辑1状态为：当底栅极和顶栅极同时施加大于铁电介质层矫顽场的正向电压时，使铁电场效应晶体管处于呈现低阈值电压状态，即逻辑1状态；逻辑0状态为：当底栅极和顶栅极同时施加小于负矫顽场的反向电压时，使铁电场效应晶体管处于呈现高阈值电压状态，即逻辑0状态。
一种具有结构电场效应晶体管及其制备方法

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