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[发明专利]面向FeFET存储阵列的数字识别方法及硬件加速器-CN202311130216.5在审
发明人： 任嵩楠;李宇航;闫力;胡塘;顾佳妮;玉虓;李相迪;韩根全 -专利权人：之江实验室
申请日： 2023-09-04 - 公布日： 2023-10-10 - 主分类号： G06V30/226 文献下载
摘要：本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、偏置计算每个神经元的输出信号；FeFET存储器，用于存储神经网络权重；数据输出单元，用于比较第二全连接层模块中每个神经元的输出信号，获取识别结果。
面向 fefet 存储阵列数字识别方法硬件加速器

[发明专利]一种基于FeFET存算一体阵列的语音识别方法-CN202311130282.2在审
发明人： 任嵩楠;闫力;顾佳妮;玉虓;胡塘;刘志威;韩根全 -专利权人：之江实验室
申请日： 2023-09-04 - 公布日： 2023-10-10 - 主分类号： G10L15/28 文献下载
摘要：本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
一种基于 fefet 一体阵列语音识别方法

[发明专利]一种基于FPGA的JPEG编码码流控制方法和装置-CN202310744995.1有效
发明人：郝春玲;胡塘;李相迪;王跃明;闫力;王锡尔;刘志威;任嵩楠 -专利权人：之江实验室
申请日： 2023-06-25 - 公布日： 2023-09-26 - 主分类号： H04N19/146 文献下载
摘要：本发明公开了一种基于FPGA的JPEG编码码流控制方法和装置，该方法基于FPGA实现JPEG图像编码，同时根据编码码流大小和输出带宽大小，通过调节编码参数实时调节JPEG编码器输出码流；首先确定输入图像分辨率、帧率、输入模式、量化位宽、压缩质量系数、编码输出模式、输出带宽限制、优化策略和优化模式；然后在配置参数发生改变时，根据输入参数对图像进行优化；再对输入图像进行JPEG编码压缩；最后根据输出带宽限制和编码压缩后图像的编码大小调节优化系数。本发明采用流水线设计，处理延迟低，适配灰度图和彩色图，根据输出带宽实时调节编码器，在保证图像大小满足带宽的前提下，保证编码质量，提高了输出带宽的利用率。
一种基于 fpga jpeg 编码控制方法装置

[发明专利]一种基于FPGA的对称矩阵脉动阵列LDL分解器-CN202310519879.X在审
发明人：王锡尔;胡塘;李相迪;任嵩楠;闫力;郝春玲;刘志威 -专利权人：之江实验室
申请日： 2023-05-10 - 公布日： 2023-09-01 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了一种基于FPGA的对称矩阵脉动阵列LDL分解器，该分解器通过以下方法获取：首先基于LDL分解的基本分解公式进行分解，以获取对角矩阵对应的对角向量D、下三角矩阵L和三个中间变量；然后将脉动阵列设计成三维阵列的形式，输入对称矩阵，以获取脉动阵列运行时的顺序结构；再对脉动阵列中的所有节点进行模块化设计，以获取基础模块，其中边界节点的输入单独设计；最后按照脉动阵列运行时的顺序结构对基础模块进行调用与连接，以构建LDL分解器。本发明通过五种基础模块实现一个可扩展的LDL分解器，能够逐列以并行流水线形式完成对称矩阵的连续输入输出，同时可以根据使用要求修改对称矩阵的尺寸以适用不同的应用环境。
一种基于 fpga 对称矩阵脉动阵列 ldl 分解

[发明专利]基于FPGA的带并行排序功能的奇异值分解加速器-CN202310669739.0有效
发明人：胡塘;李相迪;任嵩楠;闫力;王跃明 -专利权人：之江实验室
申请日： 2023-06-07 - 公布日： 2023-08-29 - 主分类号： G06F7/08 文献下载
摘要：本发明公开一种基于FPGA的带并行排序功能的奇异值分解加速器，包含外部DDR存储器、AXI接口、k份单边雅克比正交变换电路，2k份内部BRAM存储；k份单边雅克比正交变换计算电路并行生成范数α与β，并根据两者大小关系对旋转矩阵J进行分类处理，按轮询调度机制状态机执行第1轮到第k轮的单边雅克比计算，在第k+1轮到第n‑1轮时，除最后一对列向量范数α与β保持前述规则，其余列向量对范数值进行对调交换，且旋转矩阵J以其转置矩阵JT代替，经反复迭代直至收敛。本发明可实现奇异值分解过程对奇异值排序同步完成，消除单独排序处理所需的耗时，节省专门用于处理排序功能实现的硬件资源开销，显著提高硬件加速效果。
基于 fpga 并行排序功能奇异分解加速器

[发明专利]一种基于FPGA的图像传感器帧率控制系统及控制方法-CN202310169202.8有效
发明人：李相迪;任嵩楠;胡塘;闫力;王跃明 -专利权人：之江实验室
申请日： 2023-02-27 - 公布日： 2023-08-22 - 主分类号： H04N23/617 文献下载
摘要：本发明公开一种基于FPGA的图像传感器帧率控制系统及控制方法，系统包含图像传感器和FPGA芯片；FPGA芯片包括曝光时间设置模块、帧率计算和控制模块。该方法包含如下步骤：在FPGA内部设置目标帧率，通过目标帧率计算出产生一张目标图像所需要的时间；根据FPGA提供给传感器的实际时钟频率，计算实际产生一张图像所需要的时间；在FPGA内部设定曝光时间；将曝光时间和实际产生一张图片的时间相加与目标时间做对比，如果目标时间大于上述的相加和，可以直接进行图像输出，如果目标时间小于上述描述的相加和，通过调整传感器的ROI区域来降低实际产生图片的时长，以满足目标时间。本发明能够更加灵活的控制图像帧率，大大方便了该图像传感器在不同帧率场景下的使用。
一种基于 fpga 图像传感器控制系统控制方法

[发明专利]一种基于FPGA的实时图像去马赛克方法、装置和介质-CN202310618823.X有效
发明人：郝春玲;胡塘;王跃明;李相迪;闫力;王锡尔;任嵩楠;刘志威 -专利权人：之江实验室
申请日： 2023-05-30 - 公布日： 2023-08-18 - 主分类号： G06T3/40 文献下载
摘要：本发明公开了一种基于FPGA的实时图像去马赛克方法、装置和介质，该方法基于FPGA实现RAW域到RGB域的实时性转换，首先确定RAW域图像排列模式、图像分辨率大小、量化位宽、每个时钟输入像素点数和每个时钟输出像素点数；然后确定不同分量的插值模板；其次根据插值模板对图像进行行列流水线缓存获取待插值矩阵；再根据插值模板和待插值矩阵计算目标像素点缺失的通道分量；最后对插值结果进行转换处理输出。本发明采用流水线设计，处理延迟低，可利用像素间的相关信息提高插值质量，计算复杂度低，计算灵活，可灵活适配不同分辨率、不同量化位宽、不同RAW域排列模式、不同每个时钟输入像素点数和每个时钟输出像素点数的情况。
一种基于 fpga 实时图像马赛克方法装置介质

[发明专利]一种基于Zynq的图像帧率可控模拟器和方法-CN202310364151.4在审
发明人：李相迪;刘志威;胡塘;任嵩楠;闫力;玉虓 -专利权人：之江实验室
申请日： 2023-03-31 - 公布日： 2023-07-18 - 主分类号： H04N19/149 文献下载
摘要：本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
一种基于 zynq 图像可控模拟器方法

[发明专利]一种基于数字电路控制的FeFET阵列数据校验方法-CN202310261551.2有效
发明人：闫力;任嵩楠;顾佳妮;胡塘;李相迪;郝春玲;刘志威 -专利权人：之江实验室
申请日： 2023-03-17 - 公布日： 2023-06-20 - 主分类号： G11C29/38 文献下载
摘要：本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
一种基于数字电路控制 fefet 阵列数据校验方法

[发明专利]一种基于FPGA主控的多芯片神经网络算法的通信方法-CN202310259598.5有效
发明人：闫力;任嵩楠;刘志威;胡塘;李相迪;顾佳妮;郝春玲 -专利权人：之江实验室
申请日： 2023-03-17 - 公布日： 2023-06-09 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
一种基于 fpga 主控芯片神经网络算法通信方法

[发明专利]基于三角脉动阵列的协方差矩阵计算的电路实现方法-CN202210948609.6有效
发明人：胡塘;任嵩楠;闫力;李相迪;玉虓;王跃明 -专利权人：之江实验室
申请日： 2022-08-09 - 公布日： 2022-11-08 - 主分类号： G06F17/16 文献下载
摘要：本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。
基于三角脉动阵列协方差矩阵计算电路实现方法

[发明专利]基于FPGA的图像重叠滑窗分割方法及系统-CN202210953652.1有效
发明人：胡塘;玉虓;李相迪;任嵩楠;闫力 -专利权人：之江实验室
申请日： 2022-08-10 - 公布日： 2022-11-08 - 主分类号： G06T7/10 文献下载
摘要：本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
基于 fpga 图像重叠分割方法系统

[发明专利]一种面向同态密码运算的密钥转换方法、系统、设备及可读存储介质-CN202010832531.2有效
发明人：杨晨;任嵩楠;苏阳;伍民顺;耿莉 -专利权人：西安交通大学
申请日： 2020-08-18 - 公布日： 2022-04-22 - 主分类号： H04L9/00 文献下载
摘要：本发明涉及同态加密技术领域，特别涉及一种面向同态密码运算的密钥转换方法，包括以下步骤：对外部输入的密文数据进行处理，转换成扩展秘钥参数，且对外部输入的数据进行数据缓存；将扩展秘钥参数和缓存数据通过多项式运算，最后通过模运算，得到降维的密文。还公开了一种面向同态密码运算的密钥转换系统，包括转换密钥生成模块和密钥转换模块。还公开了一种计算机设备和计算机可读存储介质，计算机程序被处理器执行时实现所述面向同态密码运算的密钥转换方法的步骤。克服了原始的基于RLWE问题设计的全同态加密方案存在计算复杂，密钥尺寸大，导致运行效率低下的问题。
一种面向同态密码运算密钥转换方法系统设备可读存储介质

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