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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]虚拟量测方法、虚拟量测系统以及计算机存储介质-CN202211167963.1在审
发明人：王森;严诗佳;丁圣澜;罗聪;沈强;陈其林 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-23 - 公布日： 2022-12-06 - 主分类号： G06F30/27 文献下载
摘要：本发明提供了一种虚拟量测方法、虚拟量测系统以及计算机存储介质，所述虚拟量测方法包括：提供历史数据集及输入样本的工艺过程参数的特征值；根据所述历史数据集及所述输入样本的工艺过程参数的特征值，构建工艺过程参数的近似样本集；根据所述近似样本集中样本的工艺过程参数的特征建立预测模型；根据所述输入样本的工艺过程参数的特征值，采用所述预测模型预测所述输入样本的尺寸预测值。本发明的技术方案使得能够应对工艺过程的突然变化，以及使得预测值更加准确且能判断预测值的可信度。
虚拟方法系统以及计算机存储介质

[发明专利]背照式CMOS图像传感器-CN202211152803.X在审
发明人：李镇宇 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-21 - 公布日： 2022-12-02 - 主分类号： H01L27/146 文献下载
摘要：本发明涉及一种背照式CMOS图像传感器。所述背照式CMOS图像传感器包括像素基底、覆盖所述像素基底背面的隔离介质层以及金属导线，所述像素基底中具有多个光电传感区域，每个所述光电传感区域用于感测从所述像素基底的背面进入的光线，所述金属导线间隔着所述隔离介质层设置在所述像素基底的背面，其中，至少部分所述金属导线内具有暴露所述隔离介质层的应力释放插槽。所述应力释放插槽可以有效分担及缓释从金属导线指向两侧沟槽方向上的应力，减小所述沟槽内的应力聚集，降低产生泡状缺陷的几率，有助于满足可靠性测试要求，提高背照式CMOS图像传感器的质量和可靠性。
背照式 cmos 图像传感器

[发明专利]BSI图像传感器-CN202211152861.2在审
发明人：李镇宇 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-21 - 公布日： 2022-12-02 - 主分类号： H01L27/146 文献下载
摘要：本发明涉及一种BSI图像传感器。所述BSI图像传感器中，金属导线沿相应导线沟槽的延伸方向延伸，并间隔背面介质层覆盖相应所述导线沟槽的内表面，相对于在平坦表面设置金属导线的情况，可以在不需增大像素基底尺寸的情况下，降低金属导线的电阻，提升BSI图像传感器的背面金属导线的导电性能；并且，所述BSI图像传感器中，至少部分所述金属导线内设置有应力释放插槽，所述应力释放插槽贯穿相应的所述金属导线，所述应力释放插槽可以有效分担及缓释金属导线两侧的隔断槽区域的应力，减小所述隔断槽内的应力聚集，降低缺陷产生几率，有助于满足可靠性测试要求。
bsi 图像传感器

[发明专利]半导体器件及其制造方法-CN202211185301.7在审
发明人：赵常宝;叶国梁;盛备备 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-27 - 公布日： 2022-12-02 - 主分类号： H01L21/764 文献下载
摘要：本发明提供一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供一基底，所述基底中形成有通孔；形成第一绝缘层于所述通孔的内表面；采用电化学电镀工艺形成第一金属层于所述通孔中的所述第一绝缘层的表面；填充第二绝缘层于所述通孔中，所述第二绝缘层中形成有空洞。本发明的技术方案能够在实现对具有超大宽度的通孔进行填充，以使得半导体器件具有很高的通流能力的同时，还能大幅降低对通孔进行填充的工艺难度以及制造成本。
半导体器件及其制造方法

[发明专利]深沟槽电容器及其制造方法-CN202211203210.1在审
发明人：赵常宝;叶国梁;胡胜 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-29 - 公布日： 2022-12-02 - 主分类号： H01L23/522 文献下载
摘要：本发明提供了一种深沟槽电容器及其制造方法，所述深沟槽电容器包括：衬底，具有相背的第一表面和第二表面，从衬底第一表面朝向衬底内部形成有深沟槽，在垂直于衬底第一表面的截面上深沟槽侧壁包括依次交替连接的至少一个第一侧壁和至少一个第二侧壁，第一侧壁垂直于衬底的第一表面，第二侧壁具有突出部，突出部相背于第一侧壁在所述衬底内部向远离垂直于衬底第一表面的法线方向突出；介电材料层与导电材料层，依次交替共形地形成在深沟槽内以形成深沟槽电容器，导电材料层与所述衬底之间以及相邻导电材料层之间通过介电材料层电性隔离。本发明的技术方案使得电容密度增大，进而降低电路功耗。
深沟电容器及其制造方法

[发明专利]一种切割方法及键合方法-CN202211204650.9在审
发明人：龙俊舟;陶超;王力 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-29 - 公布日： 2022-12-02 - 主分类号： H01L21/78 文献下载
摘要：本申请公开了一种切割方法及键合方法，该切割方法包括：提供基底，包括相背设置的第一表面和第二表面，形成有若干器件区和相邻器件区之间的间隔区；将第一表面与第一承载件贴合；在第二表面形成保护层；在保护层上形成第一开口，第一开口贯穿间隔区所对应的保护层并暴露第二表面；在第一开口下方的间隔区内形成第二开口，第二开口从第二表面向第一表面延伸至预期深度，第二开口背离第一开口一侧的剩余基底形成黏连部；对第一承载件进行扩张形变处理，黏连部断开且基底分离形成相互分离的多个器件；将多个器件远离第一承载件的一面与第二承载件贴合；去除第一承载件。通过上述方式，可以改善扩膜后传送过程中的器件剥离、移位以及堆叠的情况。
一种切割方法

[发明专利]一种半浮栅晶体管的制备方法、半浮栅晶体管及存储器件-CN202211139739.1在审
发明人：龚风丛;曹开玮 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-19 - 公布日： 2022-11-25 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种半浮栅晶体管的制备方法、半浮栅晶体管及存储器件，该半浮栅晶体管的制备方法包括：提供基体，在基体的第一表面上设置有栅极绝缘层；在栅极绝缘层上形成第一栅极；去除从第一栅极中露出的部分栅极绝缘层以形成接触窗口；至少在接触窗口位置处形成第二栅极，第一栅极和第二栅极构成半浮栅晶体管的半浮栅层。通过上述方式，可以提高半浮栅晶体管接触窗口最终线宽的一致性。
一种半浮栅晶体管制备方法存储器件

[发明专利]半导体器件及其制造方法-CN202211064512.5在审
发明人：魏丹清 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-08-31 - 公布日： 2022-11-25 - 主分类号： H01L31/107 文献下载
摘要：本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底；第一离子掺杂区和第二离子掺杂区，形成于所述衬底中，所述第一离子掺杂区包围所述第二离子掺杂区，所述第一离子掺杂区和所述第二离子掺杂区用于形成光电二极管；至少一个第三离子掺杂区，间隔地形成于所述第一离子掺杂区的拐角外围的衬底中，所述第三离子掺杂区与所述第一离子掺杂区的掺杂类型不同。本发明的技术方案能够有效改善光电二极管在边缘的拐角位置提前击穿的问题，从而提升光电二极管的击穿电压的均一性。
半导体器件及其制造方法

[发明专利]应力迁移测试结构及应力迁移测试方法-CN202211159646.5在审
发明人：刘棋;王帆 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-22 - 公布日： 2022-11-22 - 主分类号： H01L23/544 文献下载
摘要：本发明提供了一种应力迁移测试结构及应力迁移测试方法，所述应力迁移测试结构包括至少一个测试结构，所述测试结构包括：下层通孔连接层；上层通孔连接层，位于所述下层通孔连接层的上方；导电插塞，所述导电插塞的底部和顶部分别与所述下层通孔连接层和所述上层通孔连接层连接，所述下层通孔连接层的线宽大于所述上层通孔连接层的线宽；下层电压测试焊盘和下层电流测试焊盘，分别与所述下层通孔连接层的两端连接；上层电压测试焊盘和上层电流测试焊盘，分别与所述上层通孔连接层的两端连接。本发明的技术方案能够同时测试出导电插塞底部的下层通孔连接层中以及导电插塞中的应力迁移失效，进而使得对可靠性的评估更加完整。
应力迁移测试结构方法

[发明专利]卡盘清洁装置、卡盘承载面检测方法及键合设备-CN202111052071.2有效
发明人：王念;吴星鑫 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2021-09-08 - 公布日： 2022-11-18 - 主分类号： B24B27/033 文献下载
摘要：本发明提供了一种卡盘清洁装置、卡盘承载面检测方法及键合设备，所述卡盘清洁装置包括：机械臂；研磨盘，设置于所述机械臂，所述研磨盘用于研磨一卡盘的承载面；吸附部件，设置于所述机械臂，所述吸附部件用于吸附所述卡盘上的颗粒；驱动部件，用于驱动所述机械臂运动，以将所述研磨盘和所述吸附部件移动至所述卡盘的待清洁位置。本发明的技术方案能够改善晶圆键合结构中产生的缺陷，同时降低了保养负荷和风险。
卡盘清洁装置承载检测方法设备

[发明专利]曝光辅助图形、掩膜版及掩模版与半导体器件的制造方法-CN201911101708.5有效
发明人：程雷 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2019-11-12 - 公布日： 2022-11-18 - 主分类号： G03F1/38 文献下载
摘要：本发明提供了一种曝光辅助图形、掩膜版及掩模版与半导体器件的制造方法，所述曝光辅助图形包括至少一圈环绕所述主图形设置的辅助图形，且至少最接近所述主图形的一圈辅助图形的形状与曝光时的光圈形状对应。本发明的技术方案使得工艺窗口增大，进而使得掩膜版上的主图形能够完整地转移到晶圆上。
曝光辅助图形掩膜版模版半导体器件制造方法

[发明专利]背照式图像传感器-CN202211157046.5在审
发明人：李镇宇 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-09-21 - 公布日： 2022-11-15 - 主分类号： H01L27/146 文献下载
摘要：本发明涉及一种背照式图像传感器。所述背照式图像传感器中，外围电路区的像素基底中形成有至少一个沟槽填充结构，所述沟槽填充结构包括从所述像素基底背面贯穿部分所述像素基底而形成的应力释放沟槽以及填充在所述应力释放沟槽内的介质材料，金属导线形成于所述外围电路区的像素基底背面。所述沟槽填充结构对于外围电路区的像素基底背面区域的应力可以起到阻挡和缓释作用，降低在金属导线的隔断槽内产生泡状缺陷的风险，有助于提高背照式图像传感器的质量和可靠性。
背照式图像传感器

[发明专利]单光子探测器及其制作方法-CN202211060479.9在审
发明人：魏丹清 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-08-31 - 公布日： 2022-11-11 - 主分类号： H01L31/107 文献下载
摘要：本发明涉及一种单光子探测器及其制作方法。所述制作方法中，在衬底正面形成第一电极后，移除所述衬底，再通过离子注入在外延层背面从所述外延层表面朝向所述外延层内部的第一预定深度内形成第二电极接触区，并形成与第二电极接触区电连接的第二电极。由于衬底被全部移除，外延层构成的基底层厚度均匀，外延层不同区域对光子的吸收能力以及光生载流子的传输距离较均匀，提升了单光子雪崩二极管和单光子探测器的均一性，并且，所述第二电极掺杂区的深度均匀且掺杂浓度容易控制和调节，使不同区域的第二电极的接触电阻均一，提升单光子雪崩二极管和单光子探测器的均一性和性能稳定性。所述单光子探测器可采用上述制作方法形成。
光子探测器及其制作方法

[发明专利]一种基体表面平坦化系统、方法及基体-CN202210845065.0在审
发明人：刘珩;潘冬 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-07-15 - 公布日： 2022-11-11 - 主分类号： H01L21/67 文献下载
摘要：本申请公开了一种基体表面平坦化系统、方法及基体，该系统包括：载台、厚度测量组件以及表面处理组件；载台用于承载待平坦化基体，待平坦化基体具有第一晶体结构，待平坦化基体包括相背设置的第一表面和第二表面，且第二表面位于载台和第一表面之间；厚度测量组件用于获得待平坦化基体的至少部分第一表面相对第二表面的厚度差异情况；表面处理组件用于基于厚度差异情况从第一表面一侧改变至少部分待平坦化基体的晶体结构，以使得厚度差异较大位置处的第一晶体结构含量越低；减薄组件，用于至少从第一表面一侧进行减薄，第一晶体结构的浓度越低，减薄速率越大。通过上述方式，可以在刻蚀以及研磨过程中改善待平坦化基体表面不均匀性的问题。
一种基体表面平坦系统方法

[发明专利]半导体器件及其制程方法-CN202210815410.6在审
发明人：薛广杰;李乐;周俊 -专利权人： 武汉新芯集成电路制造有限公司
申请日： 2022-07-11 - 公布日： 2022-11-11 - 主分类号： H01L21/336 文献下载
摘要：本申请提供一种半导体器件及其制程方法。该半导体器件的制程方法包括：提供半导体衬底，所述半导体衬底包括依次层叠的底部半导体层、埋氧层以及顶部半导体层，所述顶部半导体层被划分成至少一个有源区；在所述有源区中对应沟道区的部分注入第一离子；进行退火处理，以使所述第一离子与所述有源区中的部分硅反应，在对应所述沟道区的部分形成绝缘介质层，以减少所述沟道区的厚度；在所述沟道区上形成栅极，并在所述栅极两侧的所述有源区中形成源区域和漏区域。该半导体器件的制程方法能够减小了源区域和漏区域之间的电容，进而减弱了制得的半导体器件的寄生电容对其射频性能的影响。
半导体器件及其方法

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