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[发明专利]p-GaN高电子迁移率晶体管及其制作方法-CN202310202138.9有效
发明人：张子敏;钱振华;张艳旺;虞国新;吴飞;钟军满 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2023-03-06 - 公布日： 2023-08-11 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种p‑GaN高电子迁移率晶体管及其制作方法，该p‑GaN高电子迁移率晶体管包括：基础结构、P型氮化镓区和至少一个外延P型氮化镓区；P型氮化镓区和外延P型氮化镓区均处于基础结构上表面；各外延P型氮化镓区依次连接后与P型氮化镓区的一端连接；基础结构顶部还设置有电极结构。由于本发明在基础结构顶部设置有P型氮化镓区和至少一个外延P型氮化镓区，并各外延P型氮化镓区依次连接后与P型氮化镓区的一端连接，相比于现有的，本发明采用多个P型氮化镓区，将耗尽区引入的负电荷进行延伸，等效地在表面引入所需的负电荷，进而提高击穿电压的效果。
gan 电子迁移率晶体管及其制作方法

[发明专利]屏蔽栅场效应晶体管-CN202211689128.4有效
发明人：钱振华;康子楠;张艳旺;张子敏;吴飞;钟军满 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2022-12-28 - 公布日： 2023-05-16 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及半导体技术领域，公开了一种屏蔽栅场效应晶体管，该屏蔽栅场效应晶体管包括：电极结构和交错鳍式屏蔽栅，各电极结构包括：栅极、氧化层、屏蔽栅；栅极设置于屏蔽栅的上方；栅极和屏蔽栅之间设有氧化层；交错鳍式屏蔽栅设置于相邻的电极结构之间，处于相邻两个电极结构之间的交错鳍式屏蔽栅之间存在预设距离。本发明将交错鳍式屏蔽栅设置于包括栅极、氧化层和屏蔽栅的相邻电极结构之间，处于相邻两个电极结构之间的交错鳍式屏蔽栅之间存在预设距离，从而通过增加交错鳍式屏蔽栅之间的预设距离可以解决现有技术中屏蔽栅场效应晶体管带来的更低电容的同时会伴随着较高的电压震荡的技术问题。
屏蔽场效应晶体管

[发明专利]分段屏蔽栅场效应晶体管-CN202310086711.4有效
发明人：钱振华;康子楠;张艳旺;张子敏;吴飞;钟军满 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2023-02-09 - 公布日： 2023-05-16 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及半导体技术领域，公开了一种分段屏蔽栅场效应晶体管，该分段屏蔽栅场效应晶体管包括预设数目的电极结构，各电极结构均包括屏蔽栅、第一源极接触层、凹槽栅极、栅极沟槽以及横向栅极；屏蔽栅通过凹槽分段设置，且在各段屏蔽栅上方均设有第一源极接触层；在相邻的电极结构之间，各凹槽交错设置；凹槽栅极位于交错设置的凹槽中；栅极沟槽设于各相邻的电极结构之间；栅极沟槽与交错设置的凹槽栅极接触，且与屏蔽栅的方向垂直；横向栅极设置于栅极沟槽中。本发明通过在分段设置的屏蔽栅的各段上方均设有第一源极接触层，降低了寄生电阻，提高了屏蔽栅电位的均匀性，有效改善了雪崩能力。
分段屏蔽场效应晶体管

[发明专利]屏蔽栅场效应晶体管-CN202310024069.7有效
发明人：钱振华;张艳旺;康子楠;张子敏;吴飞;钟军满 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2023-01-09 - 公布日： 2023-05-12 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种屏蔽栅场效应晶体管，该屏蔽栅场效应晶体管包括：第一预设数目且周期性分布的基本单元，且相邻的各基本单元之间设置有复合耗尽层单元及电流吸收单元，基本单元包括：栅极、屏蔽栅和屏蔽栅接触孔；栅极设置于屏蔽栅四周；屏蔽栅上设有屏蔽栅接触孔。不同于现有的屏蔽栅场效应晶体管将栅极设置在屏蔽栅上方的设置方式，本发明将栅极设置在屏蔽栅四周，因此屏蔽栅上方可单独引出屏蔽栅接触孔，从而可以消除屏蔽栅寄生电阻改善电位均匀性，避免雪崩发生时产生电流集中，同时，设置的复合耗尽层单元及电流吸收单元可以改变击穿点位置及电流路径，抑制寄生晶体管开启，从而提高器件雪崩能力。
屏蔽场效应晶体管

[发明专利]屏蔽栅场效应晶体管-CN202211653461.X在审
发明人：钱振华;张艳旺;张子敏;吴飞;钟军满 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2022-12-21 - 公布日： 2023-05-09 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种屏蔽栅场效应晶体管，屏蔽栅场效应晶体管包括一定数目的电极结构，一定数目的电极结构中存在第一电极结构，第一电极结构包括：栅极、氧化层和P型辅助耗尽层；栅极设置于P型辅助耗尽层的上方；栅极被氧化层包围，P型辅助耗尽层与氧化层相离。本发明提出的屏蔽栅场效应晶体管中将部分屏蔽栅去除，并在深槽间区域引入了P型辅助耗尽层进行电荷平衡效应的补偿，实现了缓变的耗尽效果，从而使屏蔽栅场效应晶体管具备缓变的输出电容，改善了屏蔽栅场效应晶体管输出电容的非线性程度，降低了屏蔽栅场效应晶体管在实际应用中产生的电压震荡和电磁干扰，提高了屏蔽栅场效应晶体管的性能。
屏蔽场效应晶体管

[发明专利]复合屏蔽栅场效应晶体管-CN202310024068.2有效
发明人：钱振华;康子楠;张艳旺;张子敏;吴飞;钟军满 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2023-01-09 - 公布日： 2023-04-18 - 主分类号： H01L29/40 文献下载
摘要：本发明涉及半导体技术领域，公开了一种复合屏蔽栅场效应晶体管，该复合屏蔽栅场效应晶体管包括：一定数目的电极结构，各电极结构均包括：栅极、屏蔽栅和第一源极接触层；屏蔽栅通过凹槽分段设置；栅极设置在屏蔽栅上方；第一源极接触层设置在各段屏蔽栅上方，栅极包括设置在凹槽内的凹槽端以及凹槽外的第一侧端和第二侧端，其中，第一侧端与第二侧端均与凹槽端连接，且第一侧端和第二侧端交错设置于屏蔽栅两侧。本发明通过第一源极接触层设置在各段屏蔽栅上方，并将栅极凹槽外的第一侧端和第二侧端设置在屏蔽栅两侧，避免了传统屏蔽栅场效应晶体管由于寄生电阻效应和耦合电容效应引起栅极电压变化所导致栅极误开启的现象。
复合屏蔽场效应晶体管

[发明专利]一种沟槽栅半导体器件及其制造方法-CN202211721026.6在审
发明人： 张艳旺;张子敏;钱振华;吴飞 -专利权人：无锡先瞳半导体科技有限公司
申请日： 2022-12-30 - 公布日： 2023-04-07 - 主分类号： H01L29/40 文献下载
摘要：本申请实施例提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件包括：第一衬底层、第一掺杂区、第二掺杂区、第一导电构件、第二导电构件、源极电极；还包括两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9‑1.1。本公开提供的半导体器件改善了电场分布，提升了器件的耐压值。
一种沟槽半导体器件及其制造方法

[发明专利]一种集成SBD的SIC DMOS器件结构-CN202111218749.X在审
发明人： 张艳旺;钱振华 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2021-10-20 - 公布日： 2022-05-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种集成SBD的SICDMOS器件结构，N‑epi区位于N+衬底的正面；所述N‑epi区顶层具有沿器件垂直方向设置的第一沟槽；沿第一沟槽延伸方向交替排列P‑well区和SBD区；所述SBD区的顶层具有Ti/Ni淀积层；实现了在不改变现有工艺以及其它参数几乎不变的情况下，通过在常规的DMOS器件的pwell mask上做间隔式注入区域设计来形成间隔的SBD区域，到达了将SBD直接集成在常规的DMOS器件，从而降低系统成本的效果。
一种集成 sbd sic dmos 器件结构

[发明专利]一种SIC DMOS器件结构-CN202111218748.5在审
发明人： 张艳旺;钱振华 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2021-10-20 - 公布日： 2021-12-17 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种SIC DMOS器件结构，通过在常规trench SIC DMOS基础上增加deep trench，并在deep trench底部做P+注入，然后淀积oxide，回刻oxide，同时注意底部保留较厚的oxide，最后热氧生长gate oxide以及填充poly，淀积ILD及source metal而形成SIC DMOS器件；trench底部的厚oxide以及底部注入的P+都能对trench形成保护，在反向耐压的高场强下，deep trench底部的P+形成耗尽层扩展连接在一起，对中间shallow trench形成电场保护，降低其峰值电场强度，提升器件整体BV稳定性。
一种 sic dmos 器件结构

[实用新型]一种高压超结MOSFET结构-CN202022247870.2有效
发明人： 张艳旺;钱振华 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2020-10-10 - 公布日： 2021-07-23 - 主分类号： H01L29/06 文献下载
摘要：本实用新型公开了一种高压超结MOSFET结构，其包括N+衬底；超结区，超结区位于所述N+衬底上面；所述超结区包括第一P柱；N柱，N柱位于所述第一P柱外侧；第二P柱，第二P柱位于所述N柱外侧；本实用新型中的高压超结MOSFET结构是在Poly gate(多晶栅极)中间下面设置有数个PNPNPN交替出现的pillar(柱子)，实现了在不改变现有工艺以及其它参数几乎不变的情况下，使SJMOS(超级结金属氧化物半导体)器件的RSP(比导通电阻)及EMI(电磁干扰)性能提升，从而提升器件的竞争力。
一种高压 mosfet 结构

[实用新型]具有阶梯深槽屏蔽栅MOS结构-CN201921344802.9有效
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2020-09-01 - 主分类号： H01L29/78 文献下载
摘要：本实用新型涉及一种MOS结构，具体是一种具有阶梯深槽屏蔽栅MOS结构，属于半导体器件的制造技术领域。在所述N型外延层中形成沟槽，所述沟槽从第一主面向第二主面延伸；所述沟槽的下部内壁为阶梯形，形成阶梯形的屏蔽栅区，所述阶梯形的屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧的第一氧化层；所述沟槽的上部形成栅极区，所述栅极区和屏蔽栅区之间通过氧化层隔开，所述栅极区包括栅极导电多晶硅和位于所述栅极导电多晶硅两侧的第二氧化层；所述具有阶梯深槽屏蔽栅MOS结构的屏蔽栅周围采用阶梯形氧化层，所述阶梯形氧化层的周围采用阶梯形沟槽，能够优化电场分布并提高器件耐压。
具有阶梯屏蔽 mos 结构

[实用新型]采用屏蔽栅的超结MOSFET结构-CN201921343891.5有效
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2020-07-03 - 主分类号： H01L29/786 文献下载
摘要：本实用新型涉及属于半导体器件的制造技术领域，具体是一种采用屏蔽栅的超结MOSFET结构，所述采用屏蔽栅的超结MOSFET结构包括：半导体基板，所述半导体基板包括第一导电类型衬底层和外延层，所述外延层设于所述第一导电类型衬底层上，所述外延层上开设有X向并排的第一沟槽，所述第一沟槽沿Y向延伸，所述第一沟槽分为上部和下部，所述第一沟槽下部为屏蔽栅区，上部为栅极区，所述屏蔽栅区和栅极区之间通过氧化层隔开；所述屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧和底面的屏蔽栅氧化层，所述栅极区包括栅极多晶硅和位于所述栅极多晶硅两侧的栅氧化层。所述器件成为一个三维电荷平衡器件，能够在提高耐压降低电阻的同时，调节器件动态特性。
采用屏蔽 mosfet 结构

[实用新型]具有底部厚氧化层的沟槽栅MOS结构-CN201921343908.7有效
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2020-07-03 - 主分类号： H01L29/78 文献下载
摘要：本实用新型涉及一种MOS结构，具体是一种具有底部厚氧化层的沟槽栅MOS结构，属于半导体器件的制造技术领域。所述具有底部厚氧化层的沟槽栅MOS结构包括：半导体基板，所述半导体基板包括N型重掺杂衬底以及位于所述N型重掺杂衬底上的N型外延层，在所述N型外延层中形成沟槽，所述沟槽从第一主面向第二主面延伸；所述沟槽中设有栅极导电多晶硅和位于所述栅极导电多晶硅两侧的栅氧化层，所述沟槽下设有厚底氧化层，所述厚底氧化层周面光滑。具有底部厚氧化层的沟槽栅MOS结构能够进一步地优化电场并提高器件的耐压性能。
具有底部氧化沟槽 mos 结构

[实用新型]具有浮岛结构的高压屏蔽栅MOSFET-CN201921350773.7有效
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2020-04-28 - 主分类号： H01L29/786 文献下载
摘要：本实用新型涉及属于半导体器件的制造技术领域，具体是一种具有浮岛结构的高压屏蔽栅MOSFET。具有浮岛结构的高压屏蔽栅MOSFET包括：半导体基板，所述半导体基板包括N型衬底和生长在N型衬底上的外延层，所述外延层包括下外延层和生长在所述下外延层上的上外延层，所述下外延层中设有P型浮岛区；所述上外延层中开设有沟槽，所述沟槽从第一主面向第二主面方向延伸；所述沟槽的上部为栅极区，沟槽的下部为屏蔽栅区，所述栅极区和屏蔽栅区之间隔离有氧化层；所述栅极区中设有栅极层和栅极氧化层；所述屏蔽栅区中设有屏蔽栅层和屏蔽栅氧化层；能够在获得高耐压时，由于采用低阻的下外延，所以又可以极大的降低导通电阻。
具有结构高压屏蔽 mosfet

[发明专利]具有浮岛结构的高压屏蔽栅MOSFET和制作方法-CN201910765355.2在审
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2019-11-15 - 主分类号： H01L29/786 文献下载
摘要：本发明涉及属于半导体器件的制造技术领域，具体是一种具有浮岛结构的高压屏蔽栅MOSFET和制作方法。具有浮岛结构的高压屏蔽栅MOSFET包括：半导体基板，所述半导体基板包括N型衬底和生长在N型衬底上的外延层，所述外延层包括下外延层和生长在所述下外延层上的上外延层，所述下外延层中设有P型浮岛区；所述上外延层中开设有沟槽，所述沟槽从第一主面向第二主面方向延伸；所述沟槽的上部为栅极区，沟槽的下部为屏蔽栅区，所述栅极区和屏蔽栅区之间隔离有氧化层；所述栅极区中设有栅极层和栅极氧化层；所述屏蔽栅区中设有屏蔽栅层和屏蔽栅氧化层；能够在获得高耐压时，由于采用低阻的下外延，所以又可以极大的降低导通电阻。
外延层屏蔽栅栅极区半导体基板浮岛结构高压屏蔽衬底屏蔽栅氧化层半导体器件栅极氧化层导通电阻方向延伸屏蔽栅层高耐压氧化层栅极层生长低阻浮岛主面隔离制作制造

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