[发明专利]一种3D堆叠且背部导出的扇出型封装结构及其制造方法

说明书

本发明公开一种3D堆叠且背部导出的扇出型封装结构及其制造方法。该扇出型封装结构包括载板（晶圆）、芯片、塑封层、第一重布线层、第一介质层、第二重布线层和第二介质层。该扇出型封装结构实现双面扇出，能有效降低封装成本并拓宽该结构的应用范围；该结构主要依靠对于基板的设计实现芯片正反面的互连互通，而非基于TSV通孔，能有效降低工艺难度，使用通用设备即可实现加工生产；另外，该扇出型封装结构可以缩短连接距离，在产品性能，特别是电性能和信号传输方面具有很大的优势，其损耗更小，效率更高，而且响应时间更短。

技术领域

本发明涉及半导体晶圆封装技术，更具体地，涉及一种3D堆叠且背部导出的扇出型封装结构及其制造方法。

背景技术

随着半导体技术的发展，半导体装置日益复杂，半导体装置的体积也变得越来越小。除此之外，半导体装置还被要求具有更多的功能和更快的处理速度。为了支持增加的功能，包括这些组件的半导体封装体具有大量的接触垫用于对外进行电性连接，例如用于输入或者输出，这些接触垫将极大地增加了半导体封装体的表面积，甚至占据半导体封装体表面积的一半之多。

传统的晶圆级封装技术采用的是扇入技术（Fan-in），这就要求芯片面积和封装面积需要保持1:1的比例，虽然缩小了封装的面积，但是却反过来增加了芯片的面积，进而增加了芯片的制造成本。因此，随着晶圆级封装技术的日益成熟，人们开始致力于利用小芯片完成适合配装的芯片结构。随着线路线宽尺寸不断减小，信号处理能力的增强，芯片尺寸不断减小，芯片输入输出的管脚数量也越来越多，即芯片的I/O数量增加，单个芯片的大量I/O数量导致单个芯片电极尺寸也不断减小。但是基板的电极尺寸受到加工的限制无法做到同样的尺寸，芯片表面的金属电极的大小和间距都很小，因此无法进行后续封装所必须的植球等操作。因此，在芯片和基板进行键合之前，将晶圆进行重构，将芯片埋入一个重构的晶圆中，增大芯片间的距离，在重构晶圆的更大表面上，通过再布线将芯片表面的小电极进行扇出形成能够符合基板制造要求的电极排布结构，再在重构晶圆上进行凸点加工和切割，形成能够进行封装加工的扇出结构单元，这就是所谓的fan-out技术，即芯片扇出技术。

简而言之，扇出技术就是将小芯片上的引脚通过扇出结构放大。这种扇出结构将会使得芯片的尺寸大大缩小，从而节省了整个产品的成本。与此同时，利用扇出结构的工艺特点，将一些无源器件、有源芯片、特种芯片等以多芯片封装的形式，形成一个大的球栅阵列（BGA）、栅格阵列封装（LGA）等封装结构。综上所述，扇出封装是一种嵌入式封装，其I/O数量也较多，集成灵活性较好，是目前主要的先进封装方式。但是目前的扇出型封装结构多为单面封装，随着对I/O数量需求的增加，势必会面临现有的扇出型封装结构无法满足高密度芯片的系统集成需求的情况。

随着半导体封装的发展，芯片的平面封装发展方式受限，2.5D乃至3D堆叠也在芯片封装中广泛使用。随着系统集成（SiP）封装、堆叠封装（PiP、PoP）等被广泛使用，越来越多的3D封装结构被创造和设计出来。2.5D封装结构与2D封装结构的区别在于，2.5D是在基板和芯片之间设置中间层，在该中间层上由硅通孔（TSV）连接其上表面的金属层和下表面的金属层。使用这种2.5D封装结构的优势在于，可以使容量和性能得到大幅的提升，并且良率也会大大提升，因此与制造单个大晶片相比较，制作多个小的晶片更加容易。而3D封装结构是在每个晶片的顶部再安装晶片，从而形成立体晶片，上晶片和下晶片通过硅通孔来实现连接。然而，在现有技术中，对于2.5D/3D晶圆级封装，通过大量应用硅通孔工艺，形成不同层芯片之间的电气连接。这种2.5D/3D晶圆级封装的集成度有限，硅通孔工艺难以进行晶圆级测试，芯片的良率难以得到保证，最终的封装成品率低，进而增加了封装的成本。除此之外，封装体层堆叠的情况下，由于中间层多，会难以减小堆叠封装的体积，且这类封装由于装配精度问题，也会增加封装的体积。

因此，亟需一种封装结构，既能实现3D堆叠封装，又能增加单位面积的I/O数量，并且能有效减小封装体的尺寸。

发明内容