[发明专利]一种内嵌硅控整流器的PMOS型ESD器件及其实现方法

说明书

本发明公开了一种内嵌硅控整流器的PMOS型ESD器件及其实现方法，该ESD器件包括：半导体衬底；生成于衬底中的N阱；高浓度P型掺杂(22)、高浓度N型掺杂(30)、高浓度P型掺杂(24)置于N阱上部，其下方设置P型ESD掺杂；高浓度P型掺杂(20)与高浓度P型掺杂(22)间的N阱上方放置P型栅；在高浓度N型掺杂(32)、高浓度P型掺杂(20)上方分别生成金属硅化物并引出电极相连组成阳极；在高浓度N型掺杂(30)和高浓度P型掺杂(24)上方分别生成金属硅化物并引出电极相连作为阴极，于该阳极与阴极之间设置RC延时电路调节P型栅的栅极电压。

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种用于防静电保护设 计的内嵌硅控整流器的PMOS型ESD器件及其实现方法。

背景技术

在集成电路防静电保护设计领域，防静电保护设计窗口一般取决于工作电 压和内部受保护电路的栅氧化层厚度，以某公司55LP先进工艺平台为例，核心 器件(1.2VMOSFET)的工作电压为1.2V，栅氧化层厚度为25A，所以某公司 55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计窗口通常为 1.32V～5V之间。然而，该公司55LP先进工艺平台核心器件(1.2V NMOS)的 回滞效应特性曲线如图1所示，表明核心器件的触发电压(Vt1，右侧曲线较低位 置拐点对应电压)为6.7V，超出核心器件的防静电保护设计窗口，如果将该核心 器件(1.2VNMOS)直接用于防静电保护设计，极易导致核心器件(1.2V MOSFET)的栅氧化层发生可靠性问题。

业界某文献于2015年首先提出了一种如图2所示的内嵌硅控整流器的 PMOS型ESD器件试图解决先进工艺平台核心器件的防静电保护设计问题，根 据图2的器件结构，可以得出其对应的如图3所示的等效电路图。

根据已存在的内嵌硅控整流器的PMOS型ESD器件的等效电路图，可以 得出该PMOS(22/40/20/60)器件本身漏极22/28构成其内嵌硅控整流器内部寄 生NPN三极管(60/28/30)的基极，其触发机制是利用PMOS器件漏极的击穿 (breakdown)产生的漏电流来触发其内嵌的硅控整流器的回滞效应，所以已存 在的内嵌硅控整流器的PMOS型ESD器件的回滞效应的触发电压(Vt1)是由该PMOS型ESD器件的漏极击穿电压决定的。该文献所报道的该内嵌硅控整流器 的PMOS器件在某工艺平台中实际测到回滞效应曲线如下图4a中ProposedSCR1(正三角)对应的曲线，为了看到清晰数据，将图4a左下角虚框内予以放 大观察得到图4b，该曲线表明已存在的内嵌硅控整流器的PMOS器件的触发电 压(Vt1)，左下侧曲线较低位置中间拐点对应电压)为5.5V左右，可见该已存 在的内嵌硅控整流器的PMOS器件相较于传统的硅控整流器确实可以大幅降低 其回滞效应的触发电压(Vt1)，但仍然超过了一般先进CMOS工艺平台的核心 器件的防静电保护设计窗口，因此需要进一步降低其回滞效应的触发电压。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种内嵌硅控整 流器的PMOS型ESD器件及实现方法，以实现一种更容易降低内嵌硅控整流器 的触发电压的PMOS型ESD器件。

为达上述及其它目的，本发明提出一种内嵌硅控整流器的PMOS型ESD器 件，其特征在于，所述内嵌硅控整流器的PMOS型ESD器件包括：

半导体衬底(80)；

生成于所述半导体衬底(80)中的N阱(60)；

高浓度N型掺杂(32)、高浓度P型掺杂(20)、高浓度P型掺杂(22)、高 浓度N型掺杂(30)、高浓度P型掺杂(24)依次置于所述N阱(60)上部， 并且高浓度P型掺杂(22)、高浓度N型掺杂(30)、高浓度P型掺杂(24)及 其中间的间隔部分的正下方设置一层P型ESD掺杂(28)；

所述高浓度P型掺杂(20)与所述高浓度P型掺杂(22)间为所述N阱(60) 的一部分，在该部分N阱上方放置P型栅(40)；