[发明专利]SGT器件的工艺方法

说明书

本发明公开了一种SGT器件的工艺方法，包含如下的工艺步骤：第一步，在重掺杂的半导体衬底上形成沟槽型栅极，所述的沟槽型栅极是在衬底上形成沟槽，然后淀积一层介质层以及一层衬垫氧化层，然后沉积多晶硅并回刻，形成源极多晶硅；第二步，再次形成一层热氧化层；第三步，采用HDPCVD法再沉积一层氧化层；第四步，移除沟槽上部的衬垫氧化层；第五步，淀积多晶硅并回刻，完成沟槽上部的多晶硅栅极的制作。本发明在常规的热氧化层淀积工艺之后，增加了一步HDPCVD工艺，使热氧化层的上表面更加平整，沟槽拐角区域的过渡更加平滑，不会出现两侧凹陷、尖角等缺陷的情况，不容易导致多晶硅栅极与屏蔽电极之间漏电的情况。

技术领域

本发明涉及半导体器件制造领域，特别是指一种SGT器件的工艺方法。

背景技术

在耐压为60V以上的中低压器件领域内，屏蔽栅沟槽型(Shield Gate Trench，SGT)器件因为其低的比导通电阻和低的栅漏耦合电容，被得到广泛的应用。SGT器件的栅极结构包括屏蔽多晶硅和多晶硅栅，屏蔽多晶硅通常也称为源多晶硅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下或者左右结构关系。如图1所示，是现有SGT器件的沟槽的结构示意图；图1中的SGT器件为一种上下结构的SGT器件，包括：

第一掺杂类型的半导体衬底如硅衬底。半导体衬底的厚度，通常在200um以下。器件的击穿电压越低，半导体衬底的厚度越低。高的掺杂浓度和更低的半导体衬底厚度，可以降低半导体衬底的电阻，从而降低器件的比导通电阻。通常减薄后的半导体衬底直接作为器件的漏区，在漏区的背面形成有背面金属层作为漏极。SGT的工艺是在半导体材料如硅衬底中刻蚀形成沟槽，淀积介质层之后填充多晶硅，且多晶硅在沟槽中分为上下两层。以上下结构为例，具体的制造工艺是，先在硅衬底上刻蚀出沟槽，然后淀积牺牲氧化层，再淀积衬垫氧化层，然后沟槽内填充多晶硅并回刻形成第一层多晶硅即源极多晶硅或屏蔽多晶硅，然后淀积多晶硅层间介质氧化膜（热氧化膜），制作栅氧化层等……。SGT器件的工作电压在60V以上的产品由于其衬垫氧化层较厚，在移除衬垫氧化层后热氧化层的两侧凹陷，如图2～4所示，也就造成此处的氧化层较薄，造成栅源之间的漏电偏大。

发明内容

本发明所要解决的技术问题在于提供一种SGT器件的工艺方法，能够优化沟槽中屏蔽电极与多晶硅栅极之间的剖面形貌，改善漏电。

为解决上述问题，本发明所述的一种SGT器件的工艺方法，针对在沟槽中形成多晶硅源极及多晶硅栅极，包含如下的工艺步骤：

第一步，在重掺杂的半导体衬底上形成沟槽型栅极，所述的沟槽型栅极是在衬底上形成沟槽，然后淀积一层介质层以及一层衬垫氧化层，然后沉积多晶硅并回刻，形成源极多晶硅；

第二步，再次形成一层热氧化层；

第三步，采用HDPCVD法再沉积一层氧化层；

第四步，移除沟槽上部的衬垫氧化层；

第五步，淀积多晶硅并回刻，完成沟槽上部的多晶硅栅极的制作。

进一步的改进是，第一步中，所述的介质层为栅介质层，衬垫氧化层覆盖在栅介质层表面，回刻多晶硅至其上表面位于沟槽中部区域；回刻完成后沟槽上部的侧边保留有衬垫氧化层。

进一步的改进是，第二步中，所述的热氧化层形成于沟槽内，覆盖在沟槽上部侧壁的衬垫氧化层上，以及沟槽下部的多晶硅上表面。

进一步的改进是，所述的热氧化层的厚度为5250Å。

进一步的改进是，第三步中，HDPCVD法沉积的氧化硅层覆盖于沟槽上部的热氧化层之上，能使热氧化层的表面更加平坦，沟槽剩余空间的底部拐角过渡更平滑。

进一步的改进是，所述的HDPCVD法沉积的氧化层的厚度为1000Å。