[发明专利]半导体存储器及其制备方法

说明书

本申请涉及半导体存储器及其制备方法。该制备方法包括：提供基底，基底具有暴露的第一区域和第二区域；在第二区域上形成电容阵列和覆盖电容阵列的导电层；形成覆盖导电层和第一区域的绝缘填充层；在绝缘填充层上形成第一掩膜层，在第一掩膜层上开设第一刻蚀窗口并对绝缘填充层进行刻蚀，形成暴露出第一区域的第一通孔；沉积第二掩膜层以填充第一通孔并覆盖第一通孔和第一掩膜层；在第二掩膜层和第一掩膜层上开设第二刻蚀窗口并对绝缘填充层进行各向同性刻蚀，形成暴露出导电层的第二通孔；在第一通孔和第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构。通过上述制备方法，可以避免第二接触结构穿透导电层，提升器件良率。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体存储器及其制备方法。

背景技术

半导体存储器集成有电容阵列，通过电容存储电荷和释放电荷来记录信息。为了提高器件的集成度，通常在基底上方形成沟槽式电容。具体将基底划分为第一区域和第二区域，电容阵列仅形成于第二区域上，在电容阵列上形成与电容上电极接触的导电层，在导电层和第二区域还覆盖一层较厚的绝缘填充层，此时，第二区域的绝缘填充层厚度远大于第一区域导电层上方的绝缘填充层厚度。在形成绝缘填充层后，需要通过第一接触结构引出基底的电连接端子，通过第二接触结构引出导电层的电连接端子。然而，在产品电性测试时，经常会出现部分电容失效异常的问题，影响产品良率。

发明内容

基于此，本申请提出一种半导体存储器及其制备方法，有利于提高产品良率。

为解决上述技术问题，本申请提出的第一种技术方案为：

一种半导体存储器制备方法，包括：

提供基底，所述基底具有暴露的第一区域和第二区域；

在所述第二区域的所述基底上形成电容阵列和覆盖所述电容阵列的导电层，所述电容阵列的上电极层与所述导电层接触；

形成覆盖所述导电层和所述第一区域的绝缘填充层，覆盖所述第一区域的绝缘填充层的厚度大于覆盖所述导电层的绝缘填充层的厚度；

在所述绝缘填充层上形成第一掩膜层，在所述第一掩膜层上开设正对所述第一区域的第一刻蚀窗口，暴露所述绝缘填充层，通过所述第一刻蚀窗口对所述绝缘填充层进行刻蚀，形成暴露出所述第一区域的第一通孔；

沉积第二掩膜层，所述第二掩膜层填充于所述第一通孔内并覆盖所述第一通孔和所述第一掩膜层；

在所述第二掩膜层和所述第一掩膜层上开设正对所述导电层的第二刻蚀窗口，暴露所述绝缘填充层，通过所述第二刻蚀窗口对所述绝缘填充层进行各向同性刻蚀，形成暴露出所述导电层的第二通孔；

去除所述第二掩膜层，在所述第一通孔和所述第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构。

在其中一个实施例中，所述第一掩膜层为硬掩膜层，所述第二掩膜层为抗反射层。

在其中一个实施例中，所述各向同性刻蚀对所述绝缘填充层和所述第一掩膜层的刻蚀选择比大于100:1，所述各向同性刻蚀对所述绝缘填充层和所述导电层的刻蚀选择比大于80:1。

在其中一个实施例中，所述各向同性刻蚀为湿法刻蚀。

在其中一个实施例中，所述绝缘填充层包括氧化硅，所述湿法刻蚀的刻蚀剂包括氢氟酸。

在其中一个实施例中，所述形成覆盖所述导电层和所述第一区域的绝缘填充层，包括：

在所述导电层和所述第一区域上沉积一层绝缘填充层；

通过研磨工艺对所述绝缘填充层的上表面进行平坦化处理。