[发明专利]3D NAND闪存及制备方法

说明书

本发明提供一种3D NAND闪存及制备方法，包括：半导体衬底；叠层结构，位于半导体衬底上，叠层结构包括交替叠置的栅间介质层及栅极层；栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；沟道通孔，位于叠层结构内；功能侧壁，位于沟道通孔的侧壁表面，功能侧壁包括多个分离且沿沟道通孔的深度方向间隔排布的存储单元，存储单元与栅极层一一对应设置；沟道层，位于沟道通孔内，且位于功能侧壁的表面及沟道通孔的底部。本发明可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应。

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种3D NAND闪存及制备方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

现有的3D NAND闪存的堆叠结构由多层栅极层(即栅极字线层)及栅间介质层交替叠置而成。随着工艺的发展，为了满足高密度的要求，3D NAND闪存除了单元尺寸(即在XY平面的尺寸)随之对应缩小之外，栅极层的数量(即在垂直于所述XY平面的Z方向上的数量)也需随之显著增加。同时，由于刻蚀工艺的限制，3D NAND闪存中的垂直结构的总厚度(即垂直结构在所述Z方向上的尺寸)需要减小，这就要求栅极层的厚度以及栅间介质层的厚度相应减小；然而，由于现有的3D NAND闪存中的栅间介质层一般均为单一材料层，譬如氧化硅(SiO₂)层，栅间介质层的厚度较薄很容易造成相邻栅极层之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿。

此外，现有的3D NAND闪存在对某一栅极层进行编程时，因为正在编程的所述栅极层上施加的编程电压的边缘电场，会使得正在编程的所述栅极层与与其相邻的栅极层之间区域的存储层被编程出少量电荷，这部分电荷会造成与正在编程的所述栅极层相临近的栅极层的阈值电压漂移，即正在编程的所述栅极层会对与其相临近的栅极层造成层间耦合干扰。进一步地，存储层正对栅极层的区域内电荷浓度最高，存储层对应于栅极层与栅极层之间的区域内的电荷浓度最低，则存储层正对栅极层的区域内的电荷会因为浓度梯度而向两边的存储层区域扩散(即向存储层对应于栅极层与栅极层之间的区域扩散)，从而造成栅极层的阈值电压漂移，即现有的3D NAND闪存中的存储层内存在电荷横向流失的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND闪存及制备方法，用于解决现有技术中3D NAND闪存随着栅间介质层厚度的减小很容易造成相邻栅极层之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿的问题，3D NAND闪存中相邻栅极层之间存储层间耦合干扰，从而造成栅极层的阈值电压漂移的问题，以及3D NAND闪存中的存储层内存在电荷横向流失，从而造成栅极层的阈值电压漂移的问题。

为实现上述目的及其他相关目的，本发明提供一种3D NAND闪存，所述3D NAND闪存包括：

半导体衬底；

叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；

沟道通孔，位于所述叠层结构内；

功能侧壁，位于所述沟道通孔的侧壁表面，所述功能侧壁包括多个分离且沿所述沟道通孔的深度方向间隔排布的存储单元，所述存储单元与所述栅极层一一对应设置；及

沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。

可选地，所述功能侧壁包括：