[发明专利]地址解码器及包括其的半导体存储器件

说明书

本申请公开了一种地址解码器及包括其的半导体存储器件，这涉及用于被配置为对列地址进行解码的解码电路的技术。地址解码器包括预解码器和列解码器。预解码器通过对列地址进行解码来将多个预解码信号划分为至少一个列地址组，输出针对每个组的预解码信号，并且输出为来自多个预解码信号之中的第一预解码信号组的反相信号的第二预解码信号组。列解码器通过以由第一预解码信号组和第二预解码信号组来控制金属氧化物半导体(MOS)晶体管的操作的方式对多个预解码信号进行解码来输出列选择信号。

相关申请的交叉引用

本申请要求于2017年12月12日提交的申请号为10-2017-0170706的韩国专利申请的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开的实施例的总体而言可以涉及一种地址解码器及包括其的半导体存储器件。具体地，这些实施例涉及一种用于被配置为对列地址进行解码的解码电路的技术。

背景技术

通常，半导体存储器件可以使用从外部接收到的地址来选择字线和位线，并且可以访问耦接在选中的字线和选中的位线之间的存储单元，以执行数据的读取操作或写入操作。

半导体存储器件可以包括存储阵列、行解码器、列解码器、感测放大器(sense-amp)和多个输入/输出(I/O)线对。存储阵列可以包括多个存储单元，并且多个字线和多个位线对耦接到存储单元。

行解码器对从外部接收到的行地址进行解码以选择一些字线。列解码器对从外部接收到的列地址进行解码以选择一些列选择线。

具体地，在被配置为使用低电源电压的半导体存储器件的行解码器和列解码器中的每个解码器中包含的每个金属氧化物半导体(MOS)晶体管具有非常小的栅极宽度，使得在行解码器和列解码器的待机模式下，即使在每个MOS晶体管的源极与漏极之间存在小电压差，也会发生泄漏电流。

在这种情况下，当在MOS晶体管中产生的泄漏电流的量非常小时，半导体存储器件的功耗在行解码器的数量和列解码器的数量很小时不会受到很大影响。然而，随着半导体存储器件的集成度普遍提高，行解码器的数量和列解码器的数量与半导体存储器件的集成度的提高成比例地增加。具体地，当行解码器的数量和列解码器的数量增加时，泄漏电流的量也增加，使得半导体存储器件的总功耗增加。

近来，使用半导体存储器件的系统变得越来越小并且具有更低的功耗。因此，高功耗半导体存储器件不会用于小尺寸系统或便携式尺寸的系统，从而其商业可行性大大降低。特别是，在功耗为产品竞争力的重要因素的产品(诸如便携式电子设备)中，泄漏电流与产品的竞争力直接相关。

发明内容

本公开的各种实施例针对一种实质消除了由于现有技术的限制和缺点而导致的一个或更多个问题的地址解码器以及包括该地址解码器的半导体存储器件。

本公开的该实施例涉及一种用于通过使在解码电路中包括的金属氧化物半导体(MOS)晶体管的栅极输入隔离来减小栅极泄漏电流的技术。

根据本公开的一个实施例，一种地址解码器包括：预解码器，其被配置为通过对列地址进行解码来将多个预解码信号划分为至少一个列地址组，输出针对每个组的所述预解码信号，并且输出第二预解码信号组，所述第二预解码信号组为来自所述多个预解码信号之中的第一预解码信号组的反相信号；以及列解码器，其被配置为通过以由所述第一预解码信号组和所述第二预解码信号组来控制金属氧化物半导体(MOS)晶体管的操作的方式对所述多个预解码信号进行解码来输出列选择信号组。

根据本公开的另一个实施例，一种半导体存储器件包括：地址解码器，其被配置为通过对列地址进行解码来输出列选择信号，并且允许各个金属氧化物半导体(MOS)晶体管的操作不仅由第一预解码信号组而且由第二预解码信号组来以不同的电压电平控制，所述第二预解码信号组为来自通过对所述列地址进行解码而获得的多个预解码信号之中的所述第一预解码信号组的反相信号；以及单元阵列，其被配置为访问由所述列选择信号选中的单元数据。