[发明专利]地址解码器及包括其的半导体存储器件

权利要求书

1.一种地址解码器，包括：

预解码器，其被配置为通过对列地址进行解码来将多个预解码信号划分为至少一个列地址组，输出针对每个组的所述预解码信号，并且输出第二预解码信号组，所述第二预解码信号组为来自所述多个预解码信号之中的第一预解码信号组的反相信号；以及

列解码器，其被配置为通过以由所述第一预解码信号组和所述第二预解码信号组来控制MOS晶体管的操作的方式对所述多个预解码信号进行解码来输出列选择信号，其中MOS指金属氧化物半导体。

2.根据权利要求1所述的地址解码器，其中，所述预解码器被配置为一旦接收到来自所述多个预解码信号之中的第三预解码信号组和第四预解码信号组，就选择性地激活所述列解码器的操作。

3.根据权利要求1所述的地址解码器，其中，所述预解码器包括：

第一解码器，其被配置为通过对第一列地址组进行解码来输出所述第一预解码信号组，并且通过对所述第一预解码信号组进行解码来输出所述第二预解码信号组。

4.根据权利要求3所述的地址解码器，其中，所述预解码器包括：

第二解码器，其被配置为通过对第二列地址组进行解码来输出第三预解码信号组；以及

第三解码器，其被配置为通过对第三列地址组进行解码来输出第四预解码信号组。

5.根据权利要求1所述的地址解码器，其中，所述预解码器使用电源电压作为源电压来被驱动。

6.根据权利要求1所述的地址解码器，其中，所述列解码器包括：

多个列选择信号发生电路，其被配置为响应于所述第一预解码信号组和所述第二预解码信号组来输出多个列选择信号；以及

使能控制器，其被配置为响应于第三预解码信号组和第四预解码信号组来选择性地控制所述多个列选择信号发生电路的激活状态。

7.根据权利要求6所述的地址解码器，其中，所述多个列选择信号发生电路中的每一个包括：

驱动器，其被配置为将所述第一预解码信号组驱动到内部电压的电平；以及

输出驱动器，其被配置为响应于所述第二预解码信号组来控制所述列选择信号，并且将每个MOS晶体管的栅极端子驱动到所述内部电压的电平或电源电压的电平。

8.根据权利要求7所述的地址解码器，其中，所述内部电压的电平比所述电源电压的电平高。

9.根据权利要求7所述的地址解码器，其中，所述驱动器包括：

第一上拉驱动元件和第一下拉驱动元件，其串联耦接在所述内部电压的输入端子与所述使能控制器的输出端子之间，

其中，所述第一上拉驱动元件和所述第一下拉驱动元件通过公共栅极端子来接收所述第一预解码信号组，并且通过公共漏极端子而耦接到所述输出驱动器。

10.根据权利要求9所述的地址解码器，其中，所述第一上拉驱动元件通过块体端子接收比电源电压高的位线均衡电压。

11.根据权利要求9所述的地址解码器，其中，所述第一下拉驱动元件通过块体端子接收接地电压。

12.根据权利要求7所述的地址解码器，其中，所述输出驱动器包括：

第二上拉驱动元件，其耦接在所述电源电压的输入端子与所述列选择信号的输出端子之间，并且被配置为通过栅极端子来接收所述驱动器的输出信号；以及

第二下拉驱动元件，其耦接在所述列选择信号的输出端子与接地电压端子之间，并且被配置为通过栅极端子来接收所述第二预解码信号组。

13.根据权利要求12所述的地址解码器，

其中，所述第二上拉驱动元件被配置为通过块体端子来接收比所述电源电压高的位线均衡电压，

其中，所述第二下拉驱动元件被配置为通过块体端子来接收接地电压。