[发明专利]用于系统级封装的防静电装置及其制备方法

说明书

本发明涉及一种用于系统级封装的防静电装置及其制备方法，该方法包括：选取Si衬底；刻蚀所述Si衬底分别形成多个TSV和多个隔离沟槽；刻蚀所述Si衬底在所述隔离沟槽之间形成多个器件沟槽；填充所述隔离沟槽和所述TSV分别形成隔离区和TSV区；在所述器件沟槽制备横向SCR管；制备所述TSV区的第一端面与所述横向SCR管的铜互连线；在所述TSV区的第二端面制备铜凸点以完成所述TSV转接板的制备。本发明提供的TSV转接板通过在TSV转接板上加工ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力。

技术领域

本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的防静电装置及其制备方法。

背景技术

静电放电(Electro-Static Discharge,简称ESD)事件常见于日常生活中，且一些较大放电可由人类感官检测到，较小放电不被人类感官所注意到，因为放电强度与发生放电的表面积的比率非常小。ESD是器件及其集成电路(Integrated Circuit，简称IC)失效的主要因素，这是因为器件或产品在制造、封装、测试及使用过程中均可能产生静电，当人们在不知情况的条件下，使这些物体相互接触，形成放电通路，从而导致产品功能失效，或永久性毁坏。由此可知，ESD保护问题一直是集成电路设计领域的重要课题之一。随着集成电路规模的不断增加，ESD保护设计的难度也在不断增大。

随着计算机、通讯、汽车电子、航空航天工业和其他消费类系统领域的发展，对半导体芯片的尺寸和功耗的要求不断提高、即需要更小、更薄、更轻、高可靠、多功能、低功耗和低成本的芯片，在这种背景下三维封装技术应运而生。在二维封装技术的封装密度已达极限的情况下，更高密度的三维(3D)封装技术的优势不言而喻。

硅通孔(Through-Silicon Via，简称TSV)技术是3D集成电路中堆叠芯片实现互连的一种新的技术解决方案。由于TSV技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现这种3D芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片，成为了目前电子封装技术中最引人注目的一种技术。

然而，在三维堆叠的集成电路系统封装时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。

发明内容

为了提高基于TSV工艺的3D集成电路的抗静电能力，本发明提供了一种用于系统级封装的防静电装置及其制备方法；本发明要解决的技术问题通过以下技术方案实现：

本发明的实施例提供了一种用于系统级封装的防静电装置的制备方法，包括：

S101、选取Si衬底；

S102、刻蚀Si衬底分别形成TSV孔和隔离沟槽；

S103、填充隔离沟槽和TSV分别形成隔离区和TSV区；

S104、在两个隔离区之间制备晶闸管又叫可控硅(Silicon ControlledRectifier,SCR)的N阱区和P阱区；

S105、制备SCR管的N阱接触区、阴极、P阱接触区和阳极；

S106、在TSV区的第一端面与SCR管之间形成互连线；

S107、在TSV区的第二端面制备金属凸点以完成TSV转接板的制备。

在本发明的一个实施例中，S102包括：

S1021、利用光刻工艺，在Si衬底的上表面形成TSV和隔离沟槽的刻蚀图形；

S1022、利用深度反应离子刻蚀(Deep Reactive Ion Etching，简称DRIE)工艺，刻蚀Si衬底形成TSV和隔离沟槽；