[发明专利]一种金属互连结构的制备工艺

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种芯片后端金属制程工艺，特别是一种金属互连结构的制备工艺。

背景技术

半导体器件，例如3D NAND(3D与非)闪存，其制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的制造流程上会包括300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸，从而影响器件的各种电特性。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。

后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、接触孔的形成等。其中，金属互连结构是为了实现半导体芯片器件之间的电连接的重要结构，目前已发展出各种金属互连结构以及形成工艺，例如铜互连结构，以及形成铜互连结构的电化学镀(Electrochemical Plating，简称ECP)工艺。例如，现有技术中通常的做法是在层间介质层上形成图形化的沟道，然后电化学镀沉积金属铜，将金属铜作为金属层镶嵌(Damascene Process)于层间介质层内以构成半导体器件金属互连结构基体，随后在基体表面再沉积一层电迁移阻挡层或者扩散阻挡层，覆盖所述半导体器件金属互连结构基体，从而形成一层完整的金属互连结构层。

然而，随着半导体器件特征尺寸(Critical Dimension，简称CD)越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，该电容不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。

为了减轻这种问题，在形成层间介质层和/或金属间介质层时，以低k介电材料取代如氧化硅等高k介电材料，以降低相邻的金属层之间的电容，或者通过在金属层之间的层间介质层中构造多孔的(Porous)低介电常数材料或者空气隙(Air Gap)来实现。但是，当半导体器件的特征尺寸变得更小后，寄生电容的问题更加严重，现有的低k介质层已经不能有效地降低寄生电容，从而不利于减小RC延迟；而空气隙则由于尺寸问题变得更容易崩塌失效，而且在20nm铜互连结构工艺中，在铜金属连线间制备空气隙是非常困难的。

因此，业内希望可以进一步降低层间介质层和金属间介质层的介电常数，以解决寄生电容和RC延迟及其引起的一系列问题。如何在金属互连结构的制备工艺中有效制备空气隙、减小寄生电容，以提高3D NAND闪存等半导体器件的运行速度，以及使用可靠性，一直为本领域技术人员所致力研究的方向。

发明内容

本发明的目的在于提供金属互连结构的制备工艺，能够有效提高3D NAND闪存等半导体器件的运行速度，以及使用可靠性。

为了实现上述目的，本发明提出了一种金属互连结构的制备工艺，其特征在于包括以下步骤：

在层间介质层形成沟道；

沉积氮化物间隙层；

刻蚀去除水平方向的氮化物间隙层；

沉积金属互连层；

平坦化金属互连层，并露出氮化物间隙层；

刻蚀去除氮化物间隙层以形成空气隙；

沉积阻挡层以覆盖层间介质层和金属互连层。

进一步的，所述氮化物间隙层为氮化硅。

进一步的，所述在层间介质层形成沟道，采用自对准双重图形(Self-Aligned Double Patterning，简称SADP)工艺，并且其形成的侧墙(Spacer)厚度为1/4最小间距(Pitch)。

进一步的，所述沉积氮化物间隙层，采用原子层沉积(ALD)工艺。

进一步的，所述刻蚀去除水平方向的氮化物间隙层，采用各向异性的无阻挡层干法刻蚀(Blanket Dry Etch)工艺。

进一步的，所述金属为铜(Cu)。

进一步的，所述沉积金属互连层，包括，首先采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺沉积一层籽晶层，随后采用电化学镀(Electrochemical Plating，简称ECP)工艺沉积金属铜并充满沟道。

进一步的，所述平坦化金属互连层，采用化学机械研磨工艺(CMP)。

进一步的，所述刻蚀去除氮化物间隙层以形成空气隙，采用磷酸溶液的湿法刻蚀工艺；

进一步的，所述阻挡层为氮化物。

与现有技术相比，本发明的有益效果主要体现在：