[发明专利]浅沟槽隔离结构及其制作方法

说明书

本发明提供一种浅沟槽隔离结构及其制作方法，包括：半导体衬底、沟槽、氧化层、内衬层以及介质层，沟槽用以隔离第一PMOS晶体管与第二PMOS晶体管，氧化层形成于沟槽的侧壁及底部，内衬层形成于沟槽的氧化层的表面，且沟槽底部的内衬层被完全去除或部分去除，以形成具有隔离间隙的非连续内衬层，介质层填充于沟槽中。本发明将浅沟槽隔离结构底部的内衬层去除，以形成具有隔离间隙的非连续内衬层，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，避免晶体管衬底中的空穴聚集而导致的漏电。本发明可以减小PMOS晶体管之间的漏电流，并减小PMOS晶体管老化后维持电流的异常增加。

技术领域

本发明属于半导体器件设计及制造领域，特别是涉及一种浅沟槽隔离结构及其制作方法。

背景技术

目前，半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的有源区隔离层已大多采用浅沟槽隔离工艺(Shallow Trench Isolation，STI)来制作。

现有技术中制造STI结构的工艺步骤一般包括：

1)在半导体衬底101上依次形成硬掩模和光刻胶；

2)以高选择比刻蚀将图罩图形转移到硬掩模图形，再转印至半导体衬底101上，在半导体衬底101上形成沟槽；

3).在沟槽的侧壁及底部形成SiO₂氧化物层102；

4)于氧化物层102上形成SiN内衬层103；

5)在沟槽中填充介电材料104，以形成浅沟槽隔离结构，如图1所示。

然而，如图1所示，PMOS晶体管通常包括如图1所示的P型源/漏区105，栅氧层106及栅极107，相邻的两个PMOS晶体管由浅沟槽隔离结构隔离，高度集成的半导体MOS晶体管的热载流子(e-)通常具有高能量，他们很容易跳到栅氧层106以及藉由穿过SiO₂氧化物层102进入浅沟槽隔离结构。穿透到浅沟槽隔离结构中的载流子很容易陷于SiN内衬层103和SiO₂氧化物层102之间的界面，从而导致相邻的PMOS晶体管之间产生漏电流108(leakage)，老化后会异常增加维持电流。

基于以上所述，提供一种耐老化且降低漏电流产生的浅沟槽隔离结构及其制作方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制作方法，用于解决现有技术中浅沟槽隔离结构容易发生老化漏电的问题。

为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：1)提供一半导体衬底，于所述半导体衬底中形成沟槽；2)于所述沟槽的侧壁及底部形成氧化层；3)于所述沟槽的氧化层的表面形成内衬层；4)刻蚀位于所述沟槽底部的内衬层，以形成具有隔离间隙的非连续内衬层；以及5)于所述沟槽中沉积介质层，并进行平坦化处理以形成浅沟槽隔离结构。

优选地，所述制作方法还包括：6)制作第一晶体管及第二晶体管于所述浅沟槽隔离结构的两侧，藉由所述浅沟槽隔离结构隔离所述第一晶体管及所述第二晶体管。

进一步地，所述第一晶体管及所述第二晶体管包括PMOS晶体管。

优选地，步骤4)所述的隔离间隙为所述沟槽的底部宽度的百分之60以上。

优选地，所述介质层的介电常数小于所述非连续内衬层的介电常数的二分之一。

优选地，步骤3)中，采用原子层沉积(ALD)工艺形成所述内衬层，所述内衬层的电阻率在2×10¹¹欧姆米(Ωm)～1×10²⁵欧姆米(Ωm)之间。