[发明专利]浅沟槽隔离结构及其制作方法有效
申请号: | 201711189708.6 | 申请日: | 2017-11-24 |
公开(公告)号: | CN107994016B | 公开(公告)日: | 2019-08-27 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | H01L27/02 | 分类号: | H01L27/02;H01L21/762 |
代理公司: | 上海光华专利事务所(普通合伙) 31219 | 代理人: | 罗泳文 |
地址: | 230601 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 沟槽 隔离 结构 及其 制作方法 | ||
1.一种浅沟槽隔离结构的制作方法,其特征在于,所述制作方法包括:
1)提供一半导体衬底,于所述半导体衬底中形成沟槽;
2)于所述沟槽的侧壁及底部形成氧化层;
3)于所述沟槽的所述氧化层的表面形成内衬层;
4)刻蚀位于所述沟槽底部的所述内衬层,以形成具有隔离间隙的非连续内衬层;以及
5)于所述沟槽中沉积介质层,并进行平坦化处理以形成浅沟槽隔离结构;
6)制作第一晶体管及第二晶体管于所述浅沟槽隔离结构的两侧,藉由所述浅沟槽隔离结构隔离所述第一晶体管及所述第二晶体管;
其中,所述浅沟槽隔离结构底部的所述内衬层完全去除,且所述浅沟槽侧壁的所述非连续内衬层的底端与所述沟槽底部的所述氧化层之间具有间隔,所述非连续内衬层的底端低于所述第一晶体管及第二晶体管的源区或漏区的底部。
2.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:所述第一晶体管及所述第二晶体管包括PMOS晶体管。
3.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:所述介质层的介电常数小于所述非连续内衬层的介电常数的二分之一。
4.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:步骤3)中,采用原子层沉积(ALD)工艺形成所述内衬层,所述内衬层的电阻率在2×1011欧姆米(Ωm)~1×1025欧姆米(Ωm)之间。
5.根据权利要求4所述的浅沟槽隔离结构的制作方法,其特征在于:所述内衬层的材料包含SiN及SiON所组成群组中的一种。
6.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:形成于所述沟槽中的所述内衬层的厚度小于形成于所述沟槽中的所述氧化层的厚度。
7.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:步骤3)中,形成于所述沟槽中的所述内衬层的厚度范围在3纳米(nm)~10纳米(nm)之间,形成于所述沟槽中的所述氧化层的厚度范围在5纳米(nm)~20纳米(nm)之间。
8.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:所述沟槽的深度范围在400纳米(nm)~600纳米(nm)之间,所述沟槽的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)~85度(°)。
9.根据权利要求1所述的浅沟槽隔离结构的制作方法,其特征在于:步骤5)中,采用化学气相沉积法沉积所述介质层,并进行致密化处理以增强所述介质层的机械强度,所述介质层的介电常数不大于3,以增加所述浅沟槽隔离结构的抗漏电性能在所述沟槽的底部并减轻电耦合。
10.根据权利要求1至9中任一项所述的浅沟槽隔离结构的制作方法,其特征在于:步骤5)中,所述介质层的材质包含与所述氧化层相同材质的二氧化硅,以降低所述介质层与所述氧化层之间的界面效应。
11.一种浅沟槽隔离结构,其特征在于,包括:
半导体衬底,具有沟槽;
非连续内衬层,形成于所述沟槽的底部及侧壁,所述非连续内衬层具有隔离间隙在所述沟槽的底部;
介质层,填充于所述沟槽中,所述非连续内衬层的所述隔离间隙图案亦由所述介质层填充;
氧化层,形成于所述沟槽的侧壁及底部,并且所述氧化层的第一部分位于所述半导体衬底和所述非连续内衬层之间,所述氧化层的第二部分位于所述半导体衬底和所述介质层之间;
第一晶体管与第二晶体管,所述沟槽位于所述第一晶体管与所述第二晶体管之间,以隔离所述第一晶体管与所述第二晶体管;
其中,所述浅沟槽隔离结构底部的所述内衬层完全去除,且所述浅沟槽侧壁的所述非连续内衬层的底端与所述沟槽底部的所述氧化层之间具有间隔,所述非连续内衬层的底端低于所述第一晶体管及第二晶体管的源区或漏区的底部。
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