[发明专利]一种提高硅外延生长均匀性的工艺

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作 方法，特别是一种能提高硅外延生长均匀性的工艺。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但 是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极 限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最 求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运 而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列， 而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有 串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度， 从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件 根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的 形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO 型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执 行编程和擦除操作，且SONO型闪存器件具有很薄的单元，并且便于制造。

在3D NAND(3D与非)闪存的制备中，通常需要在硅衬底上外延一层纯 净度更高的硅外延生长层，具体的硅外延生长工艺通常包括如下步骤：

S1：形成衬底堆叠结构，参见图1a，具体为，提供衬底1，所述衬底表面 形成有多层交错堆叠的层间介质层2及牺牲介质层3，所述牺牲介质层3形成 于相邻的层间介质层2之间；所述层间介质层2为氧化物层，所述牺牲介质层 3为氮化物层，从而形成NO衬底堆叠结构(NO Stacks)；

S2：为形成沟道(Channel Hole)进行的光刻，参见图1b，具体为，在衬 底堆叠结构表面沉积硬掩模层(Hard Mask)4后，在形成沟道的位置进行光刻 以去除相应位置的硬掩模层；

S3：沟道刻蚀，参见图1c，具体为，首先，刻蚀所述层间介质层2及牺牲 介质层3以形成沟槽5，所述沟槽5通至所述衬底1并形成一定深度的硅槽6； 随后，进行原位灰化处理(In-situ Asher)以去除刻蚀后聚合物残留；随后，在 Mattson去胶设备中进行Mattson灰化处理去除硬掩模层4；随后，采用硫酸过 氧化物，即硫酸(H₂SO₄)和双氧水(H₂O₂)的混合物(SPM)进行湿法清除，以进一 步去除原位灰化处理和Mattson灰化处理后的残留物。

S4：刻蚀后处理(Post Etch Treatment)，参见图1c，具体为，采用氮气(N₂)、 氮气(N₂)和一氧化碳(CO)或氮气(N₂)和氢气(H₂)对被刻蚀的硅槽区域 进行吹扫，这一刻蚀后处理的方法，比普通的清洗具有更好的聚合物去除效果。

S5：硅外延生长，参见图1d，具体为，首先，采用湿法清洗和/或等离子体 清洗对硅槽区域进行预清洗处理；随后在硅槽6处进行硅的外延生长形成硅外 延层7(SEG)。