[发明专利]双位3T高密度MTPROM阵列及其操作方法

说明书

本发明涉及双位3T高密度MTPROM阵列，其提供一种多次可编程存储器(MTPM)存储器单元及其操作方法。各MTPM位单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且第二FET晶体管与第三FET晶体管具有第二共同连接，第一与第二相连的FET晶体管可编程以储存第一位值，且第二FET与第三相连的FET晶体管可编程以储存第二位值，其中，第一FET晶体管呈现低阈值电压值(LVT)，第二FET晶体管呈现高阈值电压值(HVT)以及第三FET晶体管呈现低于HVT的阈值LVT。MTPM单元使两位信息能够被储存为类似电熔丝的默认位值。为储存相反的位值，编程LVT晶体管以使其阈值电压值高于HVT的阈值电压值。

技术领域

本发明通常涉及电子电路例如多次可编程(multi-time programmable；MTP)型非易失性存储器电路，尤其涉及MTP存储器(MTPM)单元架构以及操作方法。

背景技术

在高密度存储器系统中，典型的非易失性存储器单元可包括金属氧化物半导体(MOS)FET晶体管，其具有参数例如晶体管装置阈值电压，例如，通过向浮置栅极或栅极氧化物注入电荷可改变该参数以储存想要的信息。因此，在确定偏置状态时该存储器单元所灌电流依据该存储器单元中所储存的信息而变化。例如，为在典型的双晶体管存储器单元中储存信息，针对该单元设置两个不同的阈值电压值，每个不同的阈值电压值与不同的逻辑或位值关联。

现有的双单元多次可编程(MTP)存储器架构使用两个晶体管来储存1位信息，每个单元使用一个局部参考晶体管。在MTP存储器开放位线架构中使用双单元提供约每位(Bit)1个晶体管(T)的最高密度，但遭遇感测裕度(sensing margin)问题。该MTP存储器开放位线架构(open bitline architecture；OBA)(1位1T单元)还需要全局参考字线(wordline；WL)。

图1A显示示例非易失性存储器CMOS薄氧化物多次可编程存储器(MTPM)双单元阵列结构10，其可为存储器装置或存储器系统的部分。MTPM双单元阵列结构10由被布置为2维矩阵(例如m行及n列)的多个存储器单元11组成。为简单起见，图1A显示具有两行(m＝i，以及m＝j)的两列(列n＝“k”，n＝“l”)，每行及每列都具有两个存储器单元11，不过实际的存储器阵列由明显更多的单元11组成。

各该多个双晶体管存储器单元11包括第一及第二晶体管15A、15B以储存单个信息位。它们分别具有第一终端，该第一终端与共同节点13连接，与在网格中延伸(水平及垂直)并与阵列10中的其它单元耦接的源线(source line；SL)耦接。在此例中，SL可与高电压(高源线(elevated source line；ESL))或0V(接地源线(grounded source line；GSL))耦接。第一晶体管15A的另一终端14与真位线(例如列k中的BLkT)耦接，且第二晶体管15B的另一终端16与补位线(例如列k中的BLkC)耦接。BLkT与BLkC线分别被显示为垂直延伸，且分别与阵列10中的同一列中的双单元耦接。

针对相邻的列“l”显示相同的架构。这里，BLlT与BLlC分别被显示为垂直延伸，且分别与阵列10中的同一列中的双单元耦接。

图1A中所显示的MTPM阵列10还包括第一及第二晶体管15A、15B的相应两个栅极电极20A、20B，该两个栅极电极与共同字线(WL)导体50连接，该字线水平延伸并与阵列10中同一行的其它单元耦接。例如，对于阵列10的行i，双单元晶体管电极20A、20B与字线WLi连接，且对于行j，双单元晶体管电极与字线WLj连接。