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- [发明专利]存储器系统及非易失性存储器-CN202211018860.9在审
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东启介;本间充祥;有薗大介
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铠侠股份有限公司
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2022-08-24
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2023-05-30
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G11C16/02
- 本发明提供一种抑制存储器控制器与非易失性存储器之间的数据传送量的增加的存储器系统及非易失性存储器。根据实施方式，存储器系统包括：非易失性存储器，包括各自能够存储至少第1位、第2位及第3位的多个存储单元；以及存储器控制器，控制所述非易失性存储器。所述非易失性存储器是：将所述第1位的第1硬位数据、所述第2位的第2硬位数据、所述第3位的第3硬位数据、以及与所述第1位、所述第2位及所述第3位相关的第4软位数据输出到所述存储器控制器。所述存储器控制器是：使用所述第1硬位数据、所述第2硬位数据、所述第3硬位数据、及所述第4软位数据执行错误订正处理。
- 存储器系统非易失性存储器
- [发明专利]半导体存储装置及存储器系统-CN201811382313.2有效
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王维汉;清水孝洋;柴田昇
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铠侠股份有限公司
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2018-11-20
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2023-03-10
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G11C16/02
- 实施方式提供一种能够提高可靠性的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含第1～第3存储单元(MT)；第2存储器单元(SU1)，包含第4～第6存储单元(MT)；及第3存储器单元(SU2)，包含第7～第9存储单元(MT)。当对连接于第1字线的第1、第4及第7存储单元中的任一个执行第2写入动作时，最初选择第1存储单元，当对连接于第2字线的第2、第5及第8存储单元中的任一个执行第2写入动作时，最初选择第5存储单元，当对连接于第3字线的第3、第6及第9存储单元中的任一个执行第2写入动作时，最初选择第9存储单元。
- 半导体存储装置存储器系统
- [发明专利]半导体存储装置-CN202110912650.3在审
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园原辉久;妹尾骏一;德平弘毅;荒井史隆
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铠侠股份有限公司
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2021-08-10
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2022-10-14
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G11C16/02
- 本发明的实施方式提供一种适当地动作的半导体存储装置。实施方式的半导体存储装置具备：第1配线，在第1方向上延伸；第1半导体层，与第1配线连接，且在与第1方向交叉的第2方向上延伸；第1电极，在与第1方向及第2方向交叉的第3方向上延伸，且与第1半导体层连接；第2电极，设置在第1电极与第1配线之间，在第3方向上延伸，且与第1半导体层对向；第3电极，设置在第2电极与第1配线之间，且在第3方向上延伸；第2半导体层，设置在第3电极与第1半导体层之间，且与第3电极对向；及电荷储存层，经由第2半导体层而电连接于第1配线，且与第1半导体层对向。
- 半导体存储装置
- [实用新型]三维NAND存储器-CN202220157181.9有效
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易虎;易宇;庄晓鹏;周志;梁健
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蓝芯存储技术（赣州）有限公司
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2022-01-20
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2022-06-17
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G11C16/02
- 本发明公开了三维NAND存储器，具体涉及半导体领域，包括若干个存储单元层以及与其通过TSVs连接的逻辑控制层，相邻存储单元层两两之间设置有冗余共享结构，其能够使相邻存储单元层可共享二者自身的冗余。本发明三维NAND存储器，通过在各个相邻存储单元层之间通过TSVs连接，避免了现有技术中将存储器每一层都连接到其他任意层的TSVs上，进而避免了导致TSVs数量较多，硬件开销变大的，故障发生率高的问题；同时利用合理的堆叠方法，本发明既能够有效利用各层冗余单元替换故障单元，又能够大幅减少TSVs数量，降低了存储器设计成本与故障发生率，提高了三维NAND存储器的成品率。
- 三维nand存储器
- [发明专利]基于温度的存储器管理-CN201980099633.3在审
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吴敏健
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美光科技公司
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2019-08-23
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2022-04-05
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G11C16/02
- 描述一种存储器装置和操作方法。所述存储器装置可包含各自存储单个信息位的第一类型的存储器单元以及各自存储多个信息位的第二类型的存储器单元。所述第一类型的所述存储器单元对极端操作条件可比所述第二类型更稳固，但可具有一或多个缺点(例如，较低密度)。所述存储器装置可识别待写入的数据，并且作为响应，可识别所述存储器装置的温度。如果所述温度在与低存储器错误风险相关联的标称操作范围内，那么所述存储器装置可将所述数据写入到所述第二类型的所述存储器单元。如果所述温度在所述标称操作范围外部，那么所述存储器装置可将所述数据写入到所述第一类型的所述存储器单元。
- 基于温度存储器管理
- [发明专利]半导体存储装置-CN202110101661.3在审
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村山昭之;杉前纪久子;西山胜哉;藤松基彦;柴田昇
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铠侠股份有限公司
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2021-01-26
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2022-03-18
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G11C16/02
- 本发明的实施方式提供一种可靠性较高的半导体存储装置。本发明的实施方式的半导体存储装置具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于第1存储器串；及第2位线，连接于第2存储器串。在第1编程动作中，向第1位线及第2位线供给第1位线电压。在第2编程动作中，向第1位线及第2位线供给大于第1位线电压的第2位线电压或大于第2位线电压的第3位线电压。在第3编程动作中，向第1位线供给第2位线电压，向第2位线供给第3位线电压。在第4编程动作中，向第1位线供给第3位线电压，向第2位线供给第2位线电压。
- 半导体存储装置
- [发明专利]积项和加速器阵列-CN201810320267.7有效
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林昱佑;李峰旻
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旺宏电子股份有限公司
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2018-04-11
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2021-08-17
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G11C16/02
- 一种用于产生积项和数据的装置，其包括可变电阻单元的阵列，该阵列中的每个可变电阻单元包括并联连接的可编程阈值晶体管以及电阻器，该阵列包括n个单元行，该n个单元行包括串联连接的单元串以及m个单元列。控制和偏压电路耦接该阵列，该控制和偏压电路包括使用对应于相应单元的权重因子Wmn的阈值来编程该阵列中该可编程阈值晶体管的逻辑。输入驱动器耦接该m个单元列中的对应单元列，输入驱动器选择性地施加输入Xm至该m个单元列。行驱动器用以将电流In施加到该n个单元行中的对应单元行。电压感测电路操作地耦接至单元行。
- 加速器阵列
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