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[发明专利]半导体装置-CN201811531479.6有效
发明人：小柳胜 -专利权人：铠侠股份有限公司
申请日： 2018-12-14 - 公布日： 2023-10-20 - 主分类号： G11C16/06 文献下载
摘要：实施方式提供能够降低制造成本的半导体装置。半导体装置包括第1芯片及第2芯片，第1芯片具有第1基板、第1元件层、设置于第1元件层的焊垫、贯穿第1基板及第1元件层且与焊垫连接的通孔，第2芯片具有第2基板、第2元件层、设置于第2元件层的焊垫、贯穿第2基板与第2元件层且与焊垫连接的通孔，第1芯片的通孔包含第1通孔，第1芯片的焊垫包含与第1通孔连接的第1焊垫，第2芯片的通孔包含第2通孔，第2芯片的焊垫包含与第2通孔连接的第2焊垫及第3焊垫，包含设置于第2元件层中且将第2焊垫与第3焊垫连接的第1配线，第1芯片与第2芯片将第1元件层的上表面及第2元件层的上表面重叠，第1焊垫及第3焊垫经由第1导电体而连接。
半导体装置

[发明专利]半导体存储装置-CN201510800604.9有效
发明人：竹内洁;田边昭;间部谦三 -专利权人：瑞萨电子株式会社
申请日： 2015-11-19 - 公布日： 2023-10-10 - 主分类号： G11C16/06 文献下载
摘要：一种半导体存储装置，具有使用可变电阻元件的至少一个存储单元，以及控制存储单元的写入和读取的控制电路。通过控制电路实现的操作包括第一写入操作，第二写入操作以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是在第一写入操作失败时，用于进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作以及用于将第一极性的第一电压施加至存储单元的第一A写入操作的写入操作。
半导体存储装置

[发明专利]非易失性存储器装置及其操作方法及非易失性存储器封装-CN201811132920.3有效
发明人：郑凤吉;金炯坤;郑东勳;崔明勳 -专利权人：三星电子株式会社
申请日： 2018-09-27 - 公布日： 2023-09-26 - 主分类号： G11C16/06 文献下载
摘要：一种非易失性存储器装置的操作方法包含：从非易失性存储器装置的外部接收控制信号及数据信号；基于控制信号及数据信号产生调试信息；从非易失性存储器装置的外部接收调试信息请求；以及响应于调试信息请求输出调试信息。也提供一种非易失性存储器装置和一种非易失性存储器封装。
非易失性存储器装置及其操作方法封装

[发明专利]非易失性存储器-CN201810558596.5有效
发明人：朴廷埈;任政燉;郑秉勳;金恩智;申知娟;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-06-01 - 公布日： 2023-09-22 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
非易失性存储器

[发明专利]动态调整编程目标电压的装置和方法-CN202310252566.2在审
发明人：阿密特·伯曼;加里·狐狸;叶夫根尼·布莱克曼 -专利权人：三星电子株式会社
申请日： 2023-03-15 - 公布日： 2023-09-19 - 主分类号： G11C16/06 文献下载
摘要：提供了一种存储设备。该存储设备包括：非易失性存储器；以及至少一个处理器，该至少一个处理器被配置为：获得要存储在非易失性存储器的多个存储器单元中的目标存储器单元中的输入符号；获得多个存储器单元的单元特征；基于输入符号和多个存储器单元的单元特征来确定目标存储器单元的目标电压；并且向目标存储器单元提供该目标电压。
动态调整编程目标电压装置方法

[发明专利]一种FPGA中的可编程逻辑单元-CN202310807799.4在审
发明人：曹正州;刘国柱;张艳飞;单悦尔;徐玉婷 -专利权人：无锡中微亿芯有限公司
申请日： 2023-07-03 - 公布日： 2023-09-05 - 主分类号： G11C16/06 文献下载
摘要：本申请公开了一种FPGA中的可编程逻辑单元，涉及FPGA领域，该可编程逻辑单元以二选一选择器作为基本设计单元，采用COOL的方式利用开关将不同的二选一选择器实现可编程的组合，从而使用任意组合逻辑与寄存器比来实现任意逻辑电路，可以编程配置形成时序电路中的各种核心单元以及常见的各种逻辑功能，功能丰富、性能优异，有利于改善FPGA的功能和性能，且这种本质特性使其在精细粒度上接近基本的ASIC单元，从而允许类似ASIC的基于单元的映射器应用它们所有的优化潜力。
一种 fpga 中的可编程逻辑单元

[发明专利]包括可配置印刷电路板的存储装置-CN202310197749.9在审
发明人：尹瑄基;刘辉钟;J·尹 -专利权人：三星电子株式会社
申请日： 2023-03-03 - 公布日： 2023-09-05 - 主分类号： G11C16/06 文献下载
摘要：一种存储装置包括：印刷电路板，其包括控制器站点、第一存储器站点、第二存储器站点、与控制器站点连接的第一导线、与第一存储器站点连接的第二导线、以及与第二存储器站点连接的第三导线；控制器封装件，其设置在控制器站点上；第一非易失性存储器封装件，其设置在第一存储器站点上；第二非易失性存储器封装件，其设置在第二存储器站点上；以及至少一个电阻器，其将第一导线的至少一条导线与第二导线的至少一条导线连接。
包括配置印刷电路板存储装置

[发明专利]一种存储器和计算机-CN202080108229.0在审
发明人：景蔚亮;王正波;杨一波;崔靖杰 -专利权人：华为技术有限公司
申请日： 2020-12-31 - 公布日： 2023-08-29 - 主分类号： G11C16/06 文献下载
摘要：本申请公开了一种存储器和计算机，用于在存储器内实现计算功能，提升了计算效率以及缓解计算机中数据总线和处理器的占用。该存储器包括：存储单元、进借位确定电路以及数据回写电路；其中，存储单元中存储有计数起始值；存储单元分别与进借位确定电路和数据回写电路连接，用于将计数起始值输出给进借位确定电路；进借位确定电路与数据回写电路连接，用于根据处理器发送的用于计算计数起始值的第一控制信号以及计数起始值，生成第二控制信号；数据回写电路用于接收第二控制信号，并根据第二控制信号，对存储单元中存储的计数起始值进行更新。
一种存储器计算机

[发明专利]存储装置-CN201680089201.0有效
发明人：荒屋朋子;本间充祥 -专利权人：铠侠股份有限公司
申请日： 2016-09-23 - 公布日： 2023-08-22 - 主分类号： G11C16/06 文献下载
摘要：存储装置具备：第一存储器单元和与第一存储器单元相邻的第二存储器单元；以及序列发生器，在从第一存储器单元读出数据的情况下，对第二存储器单元进行第一读出，对第一存储器单元进行第二读出，对第二存储器单元的栅极施加与第二读出时不同的电压，并对第一存储器单元进行第三读出，基于第一～第三读出的结果生成存储于第一存储器单元的第一数据和用于对第一数据进行修正的第二数据。
存储装置

[发明专利]具有非易失性逻辑阵列备份相关应用的处理装置-CN201811580481.2有效
发明人： S·C·巴特林;S·卡纳 -专利权人：德克萨斯仪器股份有限公司
申请日： 2013-09-10 - 公布日： 2023-08-15 - 主分类号： G11C16/06 文献下载
摘要：本发明提供具有非易失性逻辑阵列备份相关应用的处理装置。一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。
具有非易失性逻辑阵列备份相关应用处理装置

[发明专利]半导体器件-CN201811237850.8有效
发明人：小川大也;伊藤孝;友枝光弘 -专利权人：瑞萨电子株式会社
申请日： 2012-08-29 - 公布日： 2023-07-25 - 主分类号： G11C16/06 文献下载
摘要：在半导体器件所具备的非易失性存储器装置(4)中，在基于带间隧穿方式进行的数据擦除时，当满足电荷泵电路(52)的输出电压(VUCP)恢复至规定的基准电压这一条件，以及从开始对擦除对象的存储器单元(MC)供给升压电压(VUCP)起经过了规定的基准时间这一条件时，结束对擦除对象的存储器单元(MC)供给升压电压。
半导体器件

[发明专利]一种高速读取数据的SPI接口的FLASH存储器-CN202011604951.1有效
发明人：刘佳庆;黎永健;蒋双泉 -专利权人：芯天下技术股份有限公司
申请日： 2020-12-30 - 公布日： 2023-07-25 - 主分类号： G11C16/06 文献下载
摘要：本发明公开了一种高速读取数据的SPI接口的FLASH存储器，在传输时钟信号的上升沿和下降沿分别对输入的数据信号采样，可以在不改变外部时钟信号频率情况下，实现输入数据传输速率加倍，而且同时接受4线输入数据，两者结合输入速率可达SCK频率的8倍，同时，在芯片内部将数据速率降低，降低功耗同时也便于后续处理；通过输出上升沿同步单元和输出下降沿同步单元将两路数据同步，输出选择单元在传输时钟信号SCK为高电平时，选择输出下降沿同步单元的数据输出，当传输时钟信号SCK为低电平时，选择输出上升沿同步单元的数据输出，在不改变时钟频率情况下，实现数据输出的双倍速率。
一种高速读取数据 spi 接口 flash 存储器

[发明专利]具有修整后参考电流的存储器扇区及其改善存储器读取裕度的方法-CN202210027156.3在审
发明人：何明姗;林英廷;罗忠毅;周国成;赖成孝;张铭仁;许永财;郑丞杰 -专利权人：联华电子股份有限公司
申请日： 2022-01-11 - 公布日： 2023-07-21 - 主分类号： G11C16/06 文献下载
摘要：一种具有修整后参考电流的存储器扇区，包含8个偶数列字线的单元以及8个奇数列字线的单元，且每个单元都有抹除态与写入态，其中该奇数列字线的单元的逻辑态是根据该8个偶数列字线的单元在写入态时的单元电流以及该8个奇数列字线的单元在抹除态时的单元电流所定出的第一参考电流来判定，该偶数列字线的单元的逻辑态是根据该8个偶数列字线的单元在抹除态时的单元电流以及该8个奇数列字线的单元在写入态时的单元电流所定出的第二参考电流来判定。
具有修整参考电流存储器扇区及其改善读取方法

[发明专利]EEPROM存储阵列-CN202310470986.8在审
发明人：卞仙;高超;徐杰 -专利权人：上海华虹宏力半导体制造有限公司;华虹半导体（无锡）有限公司
申请日： 2023-04-27 - 公布日： 2023-07-21 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种EEPROM存储阵列，包括至少一个字节存储区域；字节存储区域包括按照行方向排列的M条字线，按照列方向排列的8条位线和8条源线以及M行、8列呈矩阵排列的存储单元；存储单元包括：衬底，位于衬底上方的字线；分布于字线两侧的不对称的主存储位和次存储位；在列方向上，主存储位的第一控制栅的宽度大于次存储位的第二控制栅的宽度；字节存储区域内位于同一行的存储单元的字线连在一起，在同一行的相邻的字节存储区域内的字线之间断开。通过减小次存储位的第二控制栅的宽度，增加主存储位的第一控制栅的宽度，可有效提高衬底或者氧化层的起始电流，减小次存储位的沟道电阻，提高可靠性；可以单个字节操作且电路结构简化。
eeprom 存储阵列

[发明专利]高性能存储器中的循环内位线恢复-CN201810311333.4有效
发明人： V·布林格维加拉加万;G·M·布莱斯拉斯 -专利权人：马维尔亚洲私人有限公司
申请日： 2018-04-09 - 公布日： 2023-07-21 - 主分类号： G11C16/06 文献下载
摘要：本发明涉及高性能存储器中的循环内位线恢复。本公开涉及一种结构，其包括至少一个位线恢复器件，该位线恢复器件被配置为在读取操作与写入操作之间的循环内时间期间将位线预充电至特定电压，并且被配置为在读取操作与写入操作期间被关断。
性能存储器中的循环内位线恢复

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