[发明专利]自对准沟槽的形成方法

说明书

本申请是申请日为2009年8月14日，申请号为200980135752.6，发明名称为自对准沟槽的形成方法的申请的分案申请。

技术领域

本发明实施例涉及半导体结构的形成方法，更具体来说涉及在半导体处理中形成自对准沟槽的方法。

背景技术

集成电路设计者制造更快更小集成电路的一种方式是降低包括集成电路的各元件间的分隔距离。此增加衬底上电路元件密度的方法通常称作“缩放”或增加装置整合度。在设计整合度较高的集成电路的方法中，人们研发出经改善的装置构造及制造方法。

发明内容

本发明揭示包含自对准沟槽的半导体结构的制造技术。自对准沟槽可用作间距加倍技术的一部分，其可提高装置整合度。有利的是，本文所述的制造技术使得能够更精确地蚀刻、将对衬底的应力降至最低和/或提高半导体结构表面的平坦性。

附图说明

本文所揭示的本发明的实例性实施例阐释于附图中，其并非按比例绘出而是仅用于阐释目的：

图1显示部分形成的半导体装置的剖视图。

图2显示使用光掩模图案化硬掩模后图1中部分形成半导体装置的剖视图。

图3显示使用硬掩模图案化第二硬掩模后图2中部分形成半导体装置的剖视图。

图4显示使某些层图案化并在所述层上形成间隔层后图3中部分形成半导体装置的剖视图。

图5显示在衬底中蚀刻出第一组沟槽后图4中部分形成半导体装置的剖视图。

图6显示填充沟槽后图5中部分形成半导体装置的剖视图。

图7显示平坦化后图6中部分形成半导体装置的剖视图。

图8显示在经填充沟槽之间选择性蚀刻占位层并沉积间隔层材料后图7中部分形成半导体装置的剖视图。

图9显示执行间隔层蚀刻并随后以自对准方式在衬底中选择性蚀刻出第二组沟槽后图8中部分形成半导体装置的剖视图。

图10显示填充第二组沟槽后图9中部分形成半导体装置的剖视图。

图11显示在蚀刻终止层上终止平坦化后图10中部分形成半导体装置的剖视图。

图12显示使表面的多个部分选择性凹陷后图11中部分形成半导体装置的详细剖视图。

图13显示去除蚀刻终止层后图12中部分形成半导体装置的详细剖视图。

图14展示图13半导体装置的俯视图。

具体实施方式

图1是部分形成的包含衬底110的半导体装置的剖视图，在衬底上形成有若干额外层以有助于掩模工艺。衬底110包括适用于半导体处理的各种工件中的一者或多者。在一些实施例中，衬底110包含在衬底上制造的半导体结构，例如掺杂硅平台。尽管所示衬底110包括单晶硅晶片，但在其它实施例中，衬底110包括其它形式的半导体层，所述半导体层任选地包含半导体装置的其它有源部分或可操作部分。衬底在本文中还用于指代包含形成于衬底上的集成层的工件。

如图1中所示，在一些实施例中，衬底110上生长或沉积有氧化物层210。氧化物层210可包括厚度介于约与之间的薄垫氧化物。可使用适宜沉积方法(例如化学蒸气沉积(“CVD”)或物理蒸气沉积(“PVD”))来沉积氧化物层210，或可通过下伏表面的氧化来生长氧化物层。

图1的部分形成的半导体装置还展示蚀刻终止层211，其是通过例如CVD或PVD等适宜沉积方法在氧化物层210上形成。蚀刻终止层211用作后续平坦化步骤的终止层(例如，CMP终止层)，如下文所述。相对于常规CMP终止层，蚀刻终止层211可以极薄，例如，厚度可介于约与之间、更具体来说介于约与之间。从下文所述可以了解，此薄蚀刻终止层可提高平坦性以便于随后的处理。在一些实施例中，蚀刻终止层211包括氮化物，例如氮化硅(“Si₃N₄”)。在其它实施例中，蚀刻终止层211包括氧化铝(“A1₂O₃”)或另一材料，可通过化学和/或机械蚀刻工艺来选择性地蚀刻其相邻材料(尤其为氧化硅)。

如图1中所示，一些实施例还提供在蚀刻终止层211上形成的占位材料212。优选地，占位材料212的厚度可足以提供在下文所述的后续步骤中形成间隔层材料的空间。因此，占位材料212可具有适于随后界定侧壁间隔层高度的厚度，例如介于约到之间、更具体来说介于到之间。在所示实施例中，占位材料212包括多晶硅，但也可使用可相对于周围材料、且尤其相对于沟槽隔离材料进行选择性蚀刻的其它材料。