[发明专利]半导体装置及其加速抹除验证程序的方法

说明书

技术领域

本发明涉及一种半导体装置，更特别的是关于一种可加速抹除验证程序的半导体装置。

背景技术

在闪存装置中，验证操作是必要的，以确认电荷是通过程序化操作而适当地射入至内存单元中。如果验证操作发生失败，则会重复地进行程序化操作及验证操作，直到验证操作的结果成功或满足特殊条件(例如：重复100次仍失败时)为止。

在抹除操作中，验证操作类似地进行以确认从内存单元适当地移除电荷。抹除验证通常是先对位线预充电至一电压位准，被抹除的存储单元则会对位线放电，连接至位线底端的页缓冲器则会验证位线的放电与否。若所选择的被抹除存储单元连接的位线皆被放电完成，则页缓冲器会输出验证通过的信号。

然而，一旦内存单元中因工艺上的缺陷或其它失败造成位线毁损断连时，虽然位线已毁损的存储单元会被冗余(redundancy)存储单元取代，但抹除验证指令ERV却仍是会对毁损的位线进行验证程序，并经过一定时间的重复失败后才会停止验证程序，因而导致了过长的抹除验证时间。

发明内容

本发明的一目的在于可略过毁损位线进而减少抹除验证时间。

为达上述目的及其它目的，本发明提出一种可解决毁损位线验证问题的半导体装置，其包含一页缓冲器及内含多条位线的一存储单元阵列，该等位线接收一抹除验证指令，更包含：一抹除验证修正单元，连接于该等位线与该页缓冲器之间，该抹除验证修正单元具有对应地连接该等位线的多个接地开关，该等接地开关被设定为在接收该抹除验证指令时始使该等位线中已毁损的位线连接至接地电压。

为达上述目的及其它目的，本发明又提出一种解决毁损位线验证问题的半导体装置的抹除验证程序的方法，该半导体装置包含一页缓冲器及内含多条位线的一存储单元阵列，该方法包含：取得该存储单元阵列中已毁损的位线的地址；将一抹除验证修正单元连接于该等位线与该页缓冲器之间，并使该抹除验证修正单元中的多个接地开关对应地连接该等位线；及根据已毁损位线的该地址，设定该等接地开关，以于该抹除验证修正单元接收到一抹除验证指令时，使连接至已毁损的位线的接地开关连接至接地电压。

在一实施例中，该等接地开关被设定为在接收该抹除验证指令时，其余未毁损的位线亦连接至该接地电压。

在一实施例中，在该抹除验证修正单元接收到该抹除验证指令时，使连接至其余位线的接地开关亦连接至接地电压。

藉此，本发明通过对已毁损位线的特别线路安排，使得在抹除验证程序进行时，抹除验证修正单元即可同时输出一预定电压信号至页缓冲器中，使得该页缓冲器会认为该已毁损位线已通过抹除验证，进而可避免毁损位线所导致的验证失败及过长的抹除验证时间。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为本发明实施例中的半导体装置的NAND闪存装置的电路方块图。

图2为本发明实施例中加速半导体装置的NAND闪存装置的抹除验证程序的方法流程图。

附图标号：

100       存储单元阵列

200       页缓冲器

300       抹除验证修正单元

400       NAND串

BA        毁损区域

BL0～2    位线

ERV       抹除验证指令

MC        内存单元

SSL       串选择线

GSL       地选择线

GSW       接地开关

ST1       串选择晶体管

ST2       地选择晶体管

S1～S3    步骤

WL0～3    字符线

具体实施方式

为充分了解本发明的目的、特征及功效，兹通过下述具体的实施例，并配合所附的图式，对本发明做一详细说明，说明如后。

首先请参阅图1，为本发明实施例中的半导体装置中的NAND闪存装置在抹除验证状态时的电路方块图。本发明以NAND闪存装置作为示例，其他种类的半导体装置，如：晶体管等半导体装置，皆可适用本发明实施例提出的装置结构或方法。

图1的存储单元阵列100是以三个NAND串为示例，在此示例中，每一NAND串400包括一串选择晶体管ST1、一地选择晶体管ST2、及三个内存单元MC。