[发明专利]存储器装置及其制造方法

说明书

技术领域

本发明是有关于一种高密度集成电路装置，且特别是有关于一种供多阶层三维叠层装置用的内联机结构。

背景技术

当集成电路中的装置的临界尺寸缩小至共同存储器单元技术的极限时，设计者已经寻找用以叠层多阶层的存储器单元的技术，用以达成更大的储存容量，并用以达成每位较低的成本。举例而言，薄膜晶体管技术被应用至Lai等人的电荷捕捉存储器技术，「一种多层可叠层的薄膜晶体管(TFT)NAND型闪存(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory)」，IEEE国际电子元件会议，2006年12月11-13日；并被应用至Jung等人，「使用ILD及TANOS结构上的叠层单晶硅层的关于超过30nm节点的三维叠层NAND闪存技术(Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node)」，IEEE国际电子元件会议，2006年12月11-13日。

又，交点阵列技术已被应用至Johnson等人的反熔丝(anti-fuse)存储器，提供了多层的字线及位线，其中多个存储器元件位于交点处。这些存储器元件包含一个连接至一字线的p+多晶硅阳极，以及一个连接至一位线的n-多晶硅阴极，其中阳极与阴极被反熔丝材料隔开。

另一种利用电荷捕捉存储器技术来提供垂直NAND单元的结构，是说明于「供具有VRAT及PIPE的超高密度闪存用的崭新的3D结构」，由Kim等人所著的2008年技术文件的VLSI技术文摘上的论文集；2008年6月17-19日；第122-123页。

在三维叠层存储器结构中，垂直内联机将此阵列的各种电路结构耦接至覆盖接达线，例如用来读取及写入存储器单元的全域位线及电源线。

已知的三维叠层存储器装置的一项缺点为：至阵列中的不同部分的垂直互连结构是各别形成在覆盖于阵列上的不同阶层中。这需要创造供每个阶层用的一平版印刷掩模，以及供每个阶层用的一刻蚀步骤。实施垂直互连的成本随着所需要的平版印刷步骤的数目增加。此外，例如在制造期间的掩模对准及刻蚀选择性的关键所在会减少良率。

理想上是可提供一种供具有低制造成本及高良率的三维集成电路存储器用的结构。

发明内容

本发明说明一种供适合低成本、高良率制造的三维(3D)存储器装置用的垂直互连结构。供3D存储器阵列用的传导线(例如字线)，以及供用来将阵列耦接至译码电路等的垂直连接器用的接触焊垫，是被形成以作为相同图案化的材料阶层的部分。通过使用单一掩模的一刻蚀工艺可使用相同的材料层以形成接触焊垫与导电接达线。通过与传导线同时形成接触焊垫，接触焊垫的图案化材料可保护下层的电路元件，否则其在传导线的图案化期间可能会损坏。

接触焊垫提供一种供3D存储器阵列用的垂直互连接口。导电接触部接着可形成有一介电填充以接触对应的接触焊垫。然后，可执行额外的后段工艺(BEOL)处理以完成3D存储器装置。

本发明的其它实施样态与优点可在图式、详细说明，以及权利要求范围的概述上看到。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A及图1B显示在用以制造三维叠层存储器装置的工艺中的第一阶段以后的结构的剖面及俯视图。

图2A及图2B显示在用以制造三维叠层存储器装置的工艺中的第二阶段以后的结构的剖面及俯视图。

图3A及图3B显示在用以制造三维叠层存储器装置的工艺中的第三阶段以后的结构的剖面及俯视图。

图4A及图4B显示在用以制造三维叠层存储器装置的工艺中的第四阶段以后的结构的剖面及俯视图。

图5A及图5B显示在用以制造三维叠层存储器装置的工艺中的第五阶段以后的结构的剖面及俯视图。

图6A及图6B显示在用以制造三维叠层存储器装置的工艺中的第六阶段以后的结构的剖面及俯视图。

图7A及图7B显示在用以制造三维叠层存储器装置的工艺中的第七阶段以后的结构的剖面及俯视图。

图8A及图8B显示在用以制造三维叠层存储器装置的工艺中的第八阶段以后的结构的剖面及俯视图。