[发明专利]带有嵌入式伪栅电极的二极管

说明书

技术领域

本公开大体上涉及了一种半导体器件，尤其涉及带有伪栅电极的二极管。

背景技术

在输入/输出(IO)电路中，为了保护静电放电(ESD)需要占用很大芯片区域的大型二极管。对于ESD二极管而言，释放ESD电流的能力部分地由二极管的尺寸决定。因此，二极管被设定得尽可能的大。而且，根据设计规则，二极管的阳极和阴极的尺寸会影响直接处在相应的阳极和阴极上的金属线的宽度。因此，为了使直接位于二极管上的金属线获得良好的电子迁移性能而实现持久耐用的ESD性能，二极管被设计成具有宽阳极拾取区域和/或宽阴极拾取区域，而不是包括多个窄阳极拾取区域和/或阴极拾取区域。

由于ESD二极管与包括栅电极的晶体管形成在相同的芯片/晶圆上，所以ESD二极管需要形成在其上的伪栅电极，以使栅电极的图案密度在整个晶圆上基本上是一致的。否则，图案的负载作用会导致电路毁坏。设计规则要求在任何限制区域(例如，20μm×20μm或10μm×10μm)，伪栅电极的图案密度比给定值(诸如百分之10)大。当设计成宽阳极拾取区域和/或宽阴极拾取区域时，很难满足这些要求。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电路结构包括：第一隔离区域；第一伪栅电极，所述第一伪栅电极在所述第一隔离区域上并且垂直地与所述第一隔离区域重叠；二极管的第一拾取区域，所述第一拾取区域在所述第一隔离区域的相对面上，其中所述第一拾取区域的侧壁与所述第一隔离区域的相对侧壁接触；二极管的第二拾取区域，所述第二拾取区域在所述第一拾取区域和所述第一隔离区域的结合区域的相对面上，其中所述第一拾取区域和第二拾取区域是相反的导电类型；以及阱区域，所述阱区域在所述第一拾取区域和所述第二拾取区域以及所述第一隔离区域下面，其中所述阱区域的导电类型与所述第二拾取区域的导电类型相同。

在该电路结构中，其中所述第一拾取区域形成包围着所述第一隔离区域的连续拾取区域。

在该电路结构中，其中所述第一拾取区域是通过隔离区域彼此分开的分立的区域。

在该电路结构中，其中所述第二拾取区域形成包围着所述第一拾取区域和所述第一隔离区域的连续区域。

该电路结构还包括：第二隔离区域，所述第二隔离区域将所述第一拾取区域和所述第二拾取区域彼此分开；以及第二伪栅电极，所述第二伪栅电极直接位于所述第二隔离区域上。

在该电路结构中，该电路结构还包括：第二隔离区域，所述第二隔离区域将所述第一拾取区域和所述第二拾取区域彼此分开；以及第二伪栅电极，所述第二伪栅电极直接位于所述第二隔离区域上，并且其中所述第二伪栅电极形成包围着所述第一伪栅电极的环。

在该电路结构中，其中所述第一拾取区域是P+区域，所述第二拾取区域是N+区域，并且所述阱区域是n-阱区域。

在该电路结构中，其中所述第一拾取区域是N+区域，所述第二拾取区域是P+区域，并且所述阱区域是p-阱区域。

在该电路结构中，其中所述第一拾取区域和所述第二拾取区域中的一个与电接地连接，并且所述第一拾取区域和所述第二拾取区域中的另一个与正电源节点连接。

根据本发明的另一方面，提供了一种电路结构包括：第一导电类型的阱区域；第一重掺杂区域，所述第一重掺杂区域在所述阱区域上并且与所述阱区域接触，其中所述第一重掺杂区域是与所述第一导电类型相反的第二导电类型；第一伪栅电极，所述第一伪栅电极在所述阱区域上并且与所述阱区域重叠；第一浅沟槽隔离(STI)区域，所述第一浅沟槽隔离区域在所述阱区域上，其中所述第一STI区域包围和接触所述第一重掺杂区域；第二伪栅电极，所述第二伪栅电极在所述第一STI区域上并且与所述第一STI区域重叠；以及第二重掺杂区域，其中所述第二重掺杂区域在所述阱区域上且接触所述阱区域，其中所述第二重掺杂区域是第一导电类型，并且其中所述第二重掺杂区域包围和接触所述第一STI区域。

在该电路结构中，还包括延伸到所述阱区域中的第二STI区域，其中所述第一重掺杂区域包围和接触所述第一STI区域。

在该电路结构中，其中所述第一重掺杂区域包围所述阱区域的一部分，并且接触所述阱区域的一部分的侧壁。

在该电路结构中，其中所述第一导电类型是n-型，并且所述第二导电类型是p-型。

在该电路结构中，其中所述第一导电类型是n-型，并且所述第二导电类型是p-型，并且其中所述第一重掺杂区域与电接地连接，并且所述第二重掺杂区域与正电源节点连接。