[发明专利]SANOS存储单元结构

说明书

技术领域

本发明涉及集成电路以及制造半导体器件的方法。更特别地，本发 明提供具有非易失性的快闪存储单元的半导体器件和制造该器件的方 法。仅仅作为举例，本发明已经应用于硅-氧化铝-氮化物-氧化物-硅 (SANOS)存储单元结构和用于制造该存储单元结构的方法。但是应认 识到本发明具有宽得多的应用范围。例如，本发明可以应用于各种器件， 比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、 嵌入式片上系统应用、三维存储阵列等。

背景技术

集成电路或″IC″已经从在单硅芯片上制造的少量互连器件发展到 几百万个器件。现在的IC具有远超过原来设想的性能和复杂性。为了 实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的 改进，亦称为器件“几何尺寸”的最小器件特征尺寸随着每代IC变得 越来越小。现在制造的半导体器件具有横断面小于1/4微米的特征。

增加电路密度不仅改善IC的复杂性和性能，而且为消费者提供较 低成本的部件。IC制造设备可花费数亿，或甚至数十亿美元。各个制 造设备将具有一定晶片生产能力，并且各个晶片上将具有若干IC。因 此，通过使得IC的单个器件更小，可以在各个晶片上制造更多器件， 因此增加制造设备的产量。使器件更小非常具有挑战性，这是因为IC 制造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定 的特征尺寸，然后需要改变工艺或器件布局。

举例来说，对于非易失性快闪存储器件，已经提出将氧化物-氮化物 -氧化物(ONO)电介质作为电荷捕获存储层用于将来高密度存储应用。 使用绝缘的氮化物薄膜存储电荷比常规导体浮置栅极更加可靠，特别是 氧化物层中具有缺陷的时候。然而，缩小存储单元尺寸时，由于数据保 持特性阻碍了进展。具体地，希望降低总的氧化物厚度使得较低的电压 可产生相同的编程电场。同时，希望在单元尺寸变小时，俘获电荷的保 持时间即使不是更长，也应保持不变。一个可行解决方案是由具有大势 垒高度的高介电常数(高-k)材料代替阻挡氧化物层。因此，等效总氧化 物厚度可以降低，同时没有因为更薄的物理厚度而牺牲捕获性能。

由上可知，需要改进的半导体器件加工技术，包括在存储单元中使 用高-k电介质。

发明内容

本发明涉及集成电路以及制造半导体器件的方法。更特别地，本发 明提供具有非易失性的快闪存储单元的半导体器件和制造该器件的方 法。仅仅作为举例，本发明已经应用于硅-氧化铝-氮化物-氧化物-硅 (SANOS)存储单元结构和用于制造该存储单元结构的方法。但是应认 识到本发明具有宽得多的应用范围。例如，本发明可以应用于各种器件， 比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、 嵌入式片上系统应用、三维存储阵列等。

在一个具体实施方案中，本发明提供制造硅-氧化铝-氮化物-氧化物 -硅(SANOS)存储单元结构的方法。该方法包括提供具有表面区域的 硅衬底。该方法还包括形成包括在表面区域上顺序生长的氧化硅层、氮 化硅层、氧化铝层、和栅极层的多层。另外，该方法包括图案化和蚀刻 该多层以形成限制的结构，该限制的结构之外的表面区域被暴露；该限 制的结构包括能形成栅电极的栅极层。此外，该方法包括在表面区域中 形成源极区和漏极区。源极区和漏极区彼此分离地位于该限制的结构的 相对侧。

在另一个具体的实施方案中，本发明提供具有SANOS存储单元结 构的半导体器件。该器件包括具有表面的硅衬底。另外，该器件包括在 所述表面中的源极区和漏极区。该漏极区和源极区彼此分离。该器件还 包括在表面上并且在源极区与漏极区之间的限制的介电结构。该限制的 介电结构顺序地包括氧化硅层、氮化硅层和氧化铝层。此外，该器件包 括覆盖氧化铝层的栅极区。

在又一个具体的实施方案中，使用集束型设备(Cluster Tools)分别沉 积不同的层而不暴露于大气，从而形成多层膜。在限制的介电层叠结构 中氧化硅、氮化硅和氧化铝的组合能够形成等效总氧化物厚度(EOT) 降低的的高可靠电荷存储元件。在一个实施方案中，该制造SANOS存 储单元结构的方法与用于顺序多层沉积的基于集束型设备的标准 CMOS技术相容，并能缩小和三维地堆叠集成(stacking integarion)。 此外，在另一个实施方案中，可以嵌入该SANOS存储单元结构，用于 片上系统的应用。