[发明专利]静电放电保护器件的布图设计方法及MOS器件

说明书

技术领域

本发明涉及静电放电保护器件的布图设计方法及MOS器件。

背景技术

在芯片制造业和应用领域，静电放电是造成芯片故障的普遍原因之一，当存储在机器或人体上的电荷与芯片接触或静电感应而放电时，就会发生静电放电现象。目前，随着半导体器件的最小特征尺寸越来越小，静电放电引发的问题也将越来越严重。通常，对于器件静电放电的保护，大都是从电路设计上予以考虑的。

中国专利号为01125832.2的发明公开了一种静电放电保护电路，包含：电阻元件，其一端电连接至电压源；电容元件，其一端电连接该电阻元件的另一端，该电容元件的另一端接地：以及PMOS器件，其包含栅极、第一电极、第二电极以及基极，该栅极电连接至该电阻元件与该电容元件之间，该基极电连接至该第一电极，而该电压源电连接至该第一电极。通过利用静电电压与工作电压在反应时间上的不同来加以区分，从而达到静电放电保护的目的。

而与电路对应的，目前对于应用于静电放电保护的MOS器件通常采用梳状多晶硅的布图设计方法，例如，对于沟道宽度为360um的NMOS器件，采用将其拆分成单根多晶硅沟道宽度为60um的6个NMOS器件，并将这些器件进行并联连接。如图1所示为根据梳状多晶硅布图设计方法得到的NMOS器件布图结构，从图中可以看到，NMOS器件的布图包括代表p型深阱的图层4。位于图层4包围的区域内代表用来定义NMOS器件大小的n型有源区的图层6。六根均匀且平行分布于图层6上的代表多晶硅栅极的图层5。该图 层5构成的六根多晶硅栅极相连构成梳子状，且将图层6围成的区域划分成七块，分布于该七块区域内，代表接触孔的图层8，与多晶硅栅极相连，代表金属的图层7，以及分布于图层7包围的区域内，代表金属与多晶硅栅的连通孔的图层9。而图2即是根据上述布图设计得到的NMOS器件沿a-a’方向剖面结构，包括，p型衬底1、在p型衬底1中的p型深阱4、位于p型衬底1上的栅介质层3、位于栅介质层3上的多晶硅栅极5以及p型衬底1中位于栅介质层3两侧的源极11和漏极10。

而依据上述对MOS器件的布图设计，由于制程上的不均匀，例如多根多晶硅之间的线宽的微小差别，以及物理上的不对称，例如，梳状布图设计形成的MOS器件的各个源极与衬底接地点的位置不同，而使得源极和衬底之间的电阻也不尽相同，而所述的情况将会使得这种MOS器件在遭遇静电放电时不能被均匀打开，使得电流路径减少，而局部的电流过大容易使MOS器件受到损伤，从而不能有效地保护内部电路。

发明内容

本发明解决的问题是现有的静电放电保护器件的布图设计方法形成的MOS器件在遭遇静电放电时不能被均匀打开，从而不能有效地保护内部电路。

为解决上述问题，本发明提供了一种静电放电保护器件的布图设计方法，包括，

代表位于衬底中的深阱的第一图层；

在第一图层包围的区域内代表有源区的第二图层；

在第二图层包围的区域上的代表栅极的第三图层，且第三图层构成网格框形状；

位于第三图层网格内与第二图层交叠的区域内代表接触孔的第四图层；

在第一图层包围的区域内与第三图层相连的代表金属的第五图层；

第五图层包围的区域内代表金属与栅极的连通孔的第六图层。

相应地，本发明还提供了一种根据上述布图设计方法形成的MOS器件，包括半导体衬底，形成于半导体衬底中的深阱，位于半导体衬底上的栅极介质层、位于栅极介质层上的多晶硅层，以及半导体衬底内位于栅极介电层两侧的源极和漏极，其特征在于，所述多晶硅层和栅极介质层呈网格状分布于半导体衬底上，所述源极和漏极位于网格内。

与现有技术相比，本发明具有以下优点：根据本发明布图设计形成的MOS器件的栅极呈网格状分布，当遭遇静电放电时，电流会沿着网格状分布的栅极形成多路电流路径，减小静电放电对于MOS器件的损害，提高MOS器件的静电放电容忍度，从而有效地保护内部电路。

附图说明

图1是现有MOS器件的梳状多晶硅布图结构图；

图2是根据现有梳状多晶硅布图结构的MOS器件结构示意图；

图3A至图3F是本发明实施例布图方法示意图；

图4A至图4F是根据本发明实施例布图结构的MOS器件结构示意图；

图5是本发明实施例布图结构的MOS器件立体图；

图6是本发明实施例MOS器件的源/漏极定义示意图。

具体实施方式