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[发明专利]基于曼彻斯特编码的采样电路和接收电路-CN201711384182.7有效
发明人：张永来;杨晓 -专利权人：珠海全志科技股份有限公司
申请日： 2017-12-20 - 公布日： 2021-01-08 - 主分类号： H04L7/00 文献下载
摘要：本发明提供一种基于曼彻斯特编码的采样电路，包括：输入单元；与输入单元连接、对输入信号进行曼彻斯特解码生成时钟信号的时钟单元；与时钟单元连接、用于将时钟信号延时得到时钟延时信号的时钟延时单元；以及输入端与输入单元和时钟延时单元连接，输出端与时钟单元连接的采样单元，用于生成采样信号，并将采样信号发送至时钟单元。上述基于曼彻斯特编码的采样电路，不需要根据数据速率自适应调整取样的速率，利用时钟延时单元控制不同应用场景下对时钟信号的需求，通过简单的采样电路对输入信号进行采样得到采样信号，并将采样信号反馈至时钟单元，控制时钟信号的生成。
基于曼彻斯特编码采样电路接收

[发明专利]峰值电压检测电路及峰值电压检测方法-CN202211619573.3在审
发明人：粟涛;林喏 -专利权人：中山大学
申请日： 2022-12-15 - 公布日： 2023-03-31 - 主分类号： G01R19/30 文献下载
摘要：本发明公开了一种峰值电压检测电路及峰值电压检测方法，其中该电路包括：时钟产生模块，包括用于输出与待测输入信号的时钟相差1/2π相移的外部时钟信号的时钟信号输出端和锁定信号输出端；置位启动开关，包括与锁定信号输出端连接的锁定信号输入端和置位端；比较器模块包括与时钟信号输出端连接的时钟信号接收端、用于输入待测输入信号的反向输入端、与置位端连接的同相输入端和比较输出端；逐次逼近逻辑模块，包括与比较输出端连接的比较输入端和开关切换信号输出端；数模转换模块中开关切换信号输入端与开关切换信号输出端连接，反馈端分别与置位端、同相输入端连接。本发明能够检测高速的周期性扰动信号，具有较高的普适性。
峰值电压检测电路方法

[实用新型]处理器芯片调试系统-CN202022914349.X有效
发明人：许国泰;周伟;程德怿;陈兵;余景原;金豪;王子玮 -专利权人：上海市信息网络有限公司
申请日： 2020-12-08 - 公布日： 2021-09-14 - 主分类号： G06F11/36 文献下载
摘要：本实用新型公开了一种处理器芯片调试系统，其包括仿真芯片、调试模块和时钟发生模块；所述调试模块通过时钟输出信号线与仿真芯片时钟信号输入端连接，通过外部时钟输入信号线连接调试系统之外的外部设备的外部时钟信号输出端，通过内部时钟输入信号线与时钟发生模块的内部时钟信号输出端相连；所述调试模块，当外部时钟输入信号线上有外部时钟信号时，将外部时钟输入信号线连通时钟输出信号线，否则将内部时钟输入信号线连通所述时钟输出信号线
处理器芯片调试系统

[实用新型]分频器电路-CN202022525194.0有效
发明人：刘凌霄;王伙荣 -专利权人：西安钛铂锶电子科技有限公司
申请日： 2020-11-04 - 公布日： 2021-06-29 - 主分类号： H03K23/40 文献下载
摘要：本实用新型实施例公开了一种分频器电路，例如包括：计数器电路，包括时钟信号输入端、计数初始值加载控制端和反转控制信号输出端；输出反转电路，其两个输入端分别电连接所述时钟信号输入端和所述反转控制信号输出端，且还包括预分频时钟信号输出端，其中所述预分频时钟信号输出端电连接所述计数初始值加载控制端；以及占空比调整电路，其两个输入端分别电连接所述时钟信号输入端和所述预分频时钟信号输出端，且还包括分频时钟信号输出端和奇偶分频控制信号输入端本实用新型实施例通过所述计数器电路计数引起输出时钟信号翻转的设计，在多模式分频的前提下可以使得各个分频比下所述分频器电路输出的占空比为50％。
分频器电路

[发明专利]可动态调整的时钟路径电路-CN202111010141.8在审
发明人：赖振安;陈俊晟 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-08-31 - 公布日： 2021-11-26 - 主分类号： G11C29/12 文献下载
摘要：本发明公开了一种可动态调整的时钟路径电路包括：由n级时钟延迟单元串联而成的时钟延迟链。第1级时钟延迟单元的输入端连接时钟输入信号。第k级时钟延迟单元的输入端连接第(k‑1)级时钟延迟单元的输出端。时钟输入信号连接到第一多路选择器的输入端。各级时钟延迟单元的输出端通过对应的选择开关连接到第一多路选择器的输入端；从时钟输入信号和各级延迟信号中选择一个信号作为时钟输出信号。各选择开关的控制信号以及第一多路选择器的选择信号通过延迟链控制电路控制，以实现对时钟输出信号的相位的动态调整。本发明能对时钟输出信号的相位进行动态调整，能应用于双端口静态存储器的可测试设计电路中并实现对双端口静态存储器进行有效且快速的测试和特性分析。
动态调整时钟路径电路

[实用新型]交通信号语音提示系统-CN200820238027.4无效
发明人：刘勇;王世举 -专利权人：宿迁徐港电子有限公司
申请日： 2008-12-26 - 公布日： 2009-12-02 - 主分类号： G08G1/09 文献下载
摘要：一种交通信号语音提示系统，包括电源电路、稳压电路、语音电路、音频放大电路、时钟模块、时钟功能设置开关和时钟控制电路，语音电路的信号输出端接音频放大电路的语音信号输入端，音频放大电路的控制信号输入端与时钟控制电路的控制信号输出端相连，时钟控制电路的控制信号输入端与时钟电路的控制信号输出端，时钟电路的时钟信号输出端与时钟功能设置信号输入端相连，音频放大电路的信号输出端作为交通信号语音提示系统的输出接后级音频设备。
交通信号语音提示系统

[发明专利]数字时钟占空比校准电路-CN200910029129.4无效
发明人：龙善丽;顾俊辉;吴建辉;余俊;张其;张萌;李红 -专利权人：东南大学
申请日： 2009-01-06 - 公布日： 2009-07-08 - 主分类号： H03K5/156 文献下载
摘要：数字时钟占空比校准电路主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力。
数字时钟校准电路

[发明专利]提高时序器件输入信号的建立时间和保持时间裕量的方法和电路-CN201310553506.0有效
发明人：李峰;胡光炜 -专利权人：联芯科技有限公司
申请日： 2013-11-08 - 公布日： 2018-07-10 - 主分类号： H03K5/153 文献下载
摘要：本发明涉及一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。
时钟信号时序器件输入端锁存器电路延迟单元输出端裕量输出端连接有效电平输出时钟端数据端向后延迟

[实用新型]基于本地网络传输音频的时钟同步电路及音频传输设备-CN202120102024.3有效
发明人：陈渝文;季海交;陈伟;孟宪富;常文强 -专利权人：深圳市东微智能科技股份有限公司
申请日： 2021-01-14 - 公布日： 2021-09-17 - 主分类号： H04J3/06 文献下载
摘要：本实用新型公开一种基于本地网络传输音频的时钟同步电路及音频传输设备，基于本地网络传输音频的时钟同步电路包括基准时钟信号接入端、网口传输端、音频传输端、主控电路、时钟电路和音频转换单元，主控电路具有基准时钟信号输入端、时钟信号控制输出端、本地音频输入端和数字传输端，基准时钟信号接入端与主控电路的基准时钟信号输入端连接，网口传输端与主控电路的数字音频传输端连接，时钟电路具有输入端和音频时钟输出端，音频转换单元的模拟音频输入端与音频传输端连接，音频转换单元的时钟输入端与时钟电路的音频时钟输出端连接，音频转换单元的数字音频输出端与主控电路的本地音频输入端连接。
基于本地网络传输音频时钟同步电路设备

[发明专利]一种SoC系统复位期间锁相环稳定时钟输出电路-CN201810515153.8有效
发明人：赵翠华;张海金;张春妹;王会敏;李红桥;张斌;谢琰瑾 -专利权人：西安微电子技术研究所
申请日： 2018-05-25 - 公布日： 2021-09-07 - 主分类号： H03L7/08 文献下载
摘要：本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性
一种 soc 系统复位期间锁相环稳定时钟输出电路

[发明专利]实时时钟模块、芯片及计算设备-CN202210946639.3在审
发明人：江玮;龚腾飞;张楠赓 -专利权人：杭州嘉楠耘智信息科技有限公司
申请日： 2022-08-05 - 公布日： 2022-11-08 - 主分类号： G06F1/14 文献下载
摘要：本发明提供一种实时时钟模块。实时时钟模块包括一时钟单元，具有一时钟信号端以及一电源输入端，用于产生一第一时钟信号；一电流调整单元，电性连接至所述时钟单元的时钟信号端以及电源输入端，用于向所述时钟单元的电源输入端提供一输入电流；其中，所述电流调整单元根据所述第一时钟信号的摆幅调整所述输入电流。本发明的实时时钟模块能够应用于不同的电压域，且能够更好地降低功耗。
实时时钟模块芯片计算设备

[发明专利]栅极驱动单元、栅极驱动电路及其驱动方法和显示装置-CN201610936448.3有效
发明人：陈沫;刘金良;张杨 -专利权人：合肥鑫晟光电科技有限公司;京东方科技集团股份有限公司
申请日： 2016-11-01 - 公布日： 2019-11-12 - 主分类号： G09G3/20 文献下载
摘要：本发明提供了一种栅极驱动单元，包括输入模块、上拉模块、传输模块、输出模块、复位模块、下拉模块和存储模块、输入信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端、复位信号输入端、第一电平输入端、第二电平输入端和栅极驱动信号输出端。
栅极驱动单元电路及其方法显示装置

[实用新型]栅极驱动单元、栅极驱动电路和显示装置-CN201621158692.3有效
发明人：陈沫;刘金良;张杨 -专利权人：合肥鑫晟光电科技有限公司;京东方科技集团股份有限公司
申请日： 2016-11-01 - 公布日： 2017-06-16 - 主分类号： G09G3/20 文献下载
摘要：本公开提供了一种栅极驱动单元，包括输入模块、上拉模块、传输模块、输出模块、复位模块、下拉模块和存储模块、输入信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端、复位信号输入端、第一电平输入端、第二电平输入端和栅极驱动信号输出端。
栅极驱动单元电路显示装置

[发明专利]时钟发生电路以及包含这种时钟发生电路的再生音频信号的集成电路-CN01806747.6无效
发明人： S·H·德库珀 -专利权人：皇家菲利浦电子有限公司
申请日： 2001-11-15 - 公布日： 2003-05-14 - 主分类号： H03L7/00 文献下载
摘要：时钟发生电路和用于从信息载体读取信息/向信息载体写入信息的装置。根据本发明的时钟发生电路(30)包括用于从输入时钟信号产生第一中间时钟信号(CLa)的分频器(46)。第一逻辑单元(47)组合输入时钟信号(CLin)和中间时钟信号(CLa)。电路(30)还包括时钟双稳态单元(48)，它具有耦合到第一逻辑单元(47)的输出端的时钟输入端、数据输入端和数据输出端；第二逻辑单元(49)，它具有从同步模块(51)接收同步信号(SorR)的选择输入端，同步模块(51)具有接收参考时钟信号(CL1)的输入端(7a)。所述同步信号控制在反馈模式和复位模式之间选择。在反馈模式中，第二逻辑单元(49)将数据输入端逻辑反相地耦合到数据输出端，而在复位模式中，第二逻辑单元(49)向数据输入端提供复位值。
时钟发生电路以及包含这种再生音频信号集成电路

[发明专利]移位寄存器单元、驱动方法、栅极驱动电路和显示装置-CN201810516807.9有效
发明人：王迎;李红敏;王栋;唐锋景 -专利权人：京东方科技集团股份有限公司;合肥京东方光电科技有限公司
申请日： 2018-05-25 - 公布日： 2022-02-22 - 主分类号： G09G3/20 文献下载
摘要：所述移位寄存器单元包括输入端、栅极驱动信号输出端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、输入模块、上拉节点控制模块、下拉节点控制模块、栅极驱动输出模块和进位信号输出模块；输入模块分别与所述输入端、第二时钟信号输入端和上拉节点连接；上拉节点控制模块分别与上拉节点、下拉节点、第一时钟信号输入端和所述第一电压输入端连接；所述下拉节点控制模块分别与下拉节点、上拉节点、第一时钟信号输入端、第一电压输入端和第二电压输入端连接本发明利于实现窄边框并能提升栅极驱动信号稳定性。
移位寄存器单元驱动方法栅极电路显示装置