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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]可进行除错与更新的只读存储器电路及方法-CN200410049593.7有效
发明人：廖志洋;周书弘;林苇杭 -专利权人：威盛电子股份有限公司
申请日： 2004-06-17 - 公布日： 2004-11-17 - 主分类号： G11C29/00 文献下载
摘要：一种可进行除错与更新的只读存储器电路，此电路包括只读存储器、除错/更新存储器、程序计数产生单元，以及比较与加载单元。在此电路中，比较与加载单元会检测程序计数产生单元所送出的指令读取存储器地址，若此指令读取存储器地址为某预设主程序地址，比较与加载单元可以送出位于除错/更新存储器中的一个除错地址到程序计数产生单元，更改原本的指令读取存储器地址
进行除错更新只读存储器电路方法

[发明专利]乐音产生设备-CN201110076001.0有效
发明人：白滨太郎 -专利权人：雅马哈株式会社
申请日： 2011-03-23 - 公布日： 2011-11-09 - 主分类号： G11C7/10 文献下载
摘要：存储在NAND型闪速存储器之类的外部存储器中的波形数据经由缓冲器从该外部存储器传输到内部波形存储器，并从该波形存储器中被读出以再现乐音。每当从波形存储器读出(再现)的数据前进一页，就产生传输指令，并将该传输指令登记到传输队列中。因此，响应于该队列中的传输指令，存储在外部存储器中的波形数据被逐页读出并被存储到存储器中。外部存储器按页将存储波形数据存储在其中，每页附有纠错码。当一页的波形数据从外部存储器传输到波形存储器时，使用纠错码来检测错误，并且如果错误是可校正的，则校正该错误。
乐音产生设备

[发明专利]在具有限制性存储器模型的系统中多存储缓冲器转发的系统和方法-CN200510096583.3有效
发明人： L·塔特彻尔;B·D·波尔特勒特;R·帕特尔 -专利权人：英特尔公司
申请日： 2001-12-18 - 公布日： 2006-02-01 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及具有限制性存储器模型的微处理器系统中的多存储缓冲器转发的应用。根据本发明的实施例，系统和方法允许被两个或更多存储操作覆盖的加载操作通过存储缓冲器转发以保留限制性存储器模型的副作用的方式接收数据，从而提高处理器的性能而不背离限制性存储器模型。根据本发明的实施例，用在具有限制性存储器模型的系统中的多存储缓冲器转发的方法包括执行多存储指令，执行加载指令，确定由加载指令寻址的存储区匹配存储器中的高速缓存线地址，确定由多存储指令存储的数据完全覆盖由加载指令寻址的存储区，并发送存储转发OK信号。
具有限制性存储器模型系统存储缓冲器转发方法

[发明专利]在具有限制性存储器模型的系统中多存储缓冲器转发的系统和方法-CN01820954.8有效
发明人： L·塔特彻尔;B·D·波尔特赖特;R·帕特尔 -专利权人：英特尔公司
申请日： 2001-12-18 - 公布日： 2004-07-07 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及具有限制性存储器模型的微处理器系统中的多存储缓冲器转发的应用。根据本发明的实施例，系统和方法允许被两个或更多存储操作覆盖的加载操作通过存储缓冲器转发以保留限制性存储器模型的副作用的方式接收数据，从而提高处理器的性能而不背离限制性存储器模型。根据本发明的实施例，用在具有限制性存储器模型的系统中的多存储缓冲器转发的方法包括执行多存储指令，执行加载指令，确定由加载指令寻址的存储区匹配存储器中的高速缓存线地址，确定由多存储指令存储的数据完全覆盖由加载指令寻址的存储区，并发送存储转发OK信号。
具有限制性存储器模型系统存储缓冲器转发方法

[发明专利]一种ATE数字测试系统及其自检方法-CN201610867908.1有效
发明人：高爽;王浩 -专利权人：江苏艾科半导体有限公司
申请日： 2016-09-29 - 公布日： 2023-06-09 - 主分类号： G11C29/56 文献下载
摘要：本发明公开了一种ATE数字测试系统及其自检方法，该ATE数字测试系统，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。本发明有效解决传统的自检方式没有验证到的部分，用于自检的图形包含除加一以外的循环、跳转、块循环等特殊指令，之后对此图形的运行轨迹进行监测，观察在高速运行下是否地址按照各个微指令进行相应的变化，由此验证系统的性能以及微指令部分的逻辑是否正常
一种 ate 数字测试系统及其自检方法

[实用新型]一种ATE数字测试系统-CN201621095853.9有效
发明人：高爽;王浩 -专利权人：江苏艾科半导体有限公司
申请日： 2016-09-29 - 公布日： 2017-05-24 - 主分类号： G11C29/56 文献下载
摘要：本实用新型公开了一种ATE数字测试系统，包括地址发生器、图形存储器、指令存储器、自检存储器以及驱动器，地址发生器与图形存储器、指令存储器和自检存储器均连接，自检存储器与总线相连，图形存储器与驱动器相连。本实用新型有效解决传统的自检方式没有验证到的部分，用于自检的图形包含除加一以外的循环、跳转、块循环等特殊指令，之后对此图形的运行轨迹进行监测，观察在高速运行下是否地址按照各个微指令进行相应的变化，由此验证系统的性能以及微指令部分的逻辑是否正常
一种 ate 数字测试系统

[发明专利]用于推测式中断向量预取的设备及方法-CN200980129767.1有效
发明人：达朗·尤金·施特雷特;布莱恩·迈克尔·斯坦普尔 -专利权人：高通股份有限公司
申请日： 2009-07-29 - 公布日： 2011-06-29 - 主分类号： G06F9/38 文献下载
摘要：在处理器中的指令管线的一个或一个以上级中检测异常条件。响应于所述检测到的异常条件且在所述处理器响应于所述检测到的异常条件而接受中断之前，检查指令高速缓冲存储器看在中断处置器的起始地址处是否存在指令。当所述指令不存在于所述指令高速缓冲存储器中时，从所述指令高速缓冲存储器以上的存储装置预取中断向量表的起始地址处的指令，以将所述指令加载到所述指令高速缓冲存储器中，借此使得到所述处理器响应于所述检测到的异常条件而接受所述中断时所述指令在所述指令高速缓冲存储器中可用
用于推测中断向量设备方法

[发明专利]有共享程序存储器的多处理器计算设备-CN03127490.0无效
发明人：查德·肯代尔;普利德拉格·克斯蒂克;罗伯特·E.·罗伯塔姆 -专利权人：阿尔卡塔尔加拿大公司
申请日： 2003-06-18 - 公布日： 2004-03-24 - 主分类号： G06F15/16 文献下载
摘要：由多个处理单元共享的指令存储器具有多个可分别访问的段。指令存储器中的软件程序分配在多个存储器段中，软件程序的顺序部件在顺序段中。软件程序可以具有在每个存储器段中重复的公用部件。仲裁器可以在每个存储器访问周期中控制哪个处理单元访问哪个存储器段。
共享程序存储器处理器计算设备

[发明专利]主机存储器缓冲区管理方法、存储装置与控制电路单元-CN202110438051.2有效
发明人：贺孝淇 -专利权人：群联电子股份有限公司
申请日： 2021-04-22 - 公布日： 2023-08-01 - 主分类号： G06F3/06 文献下载
摘要：本发明提供一种主机存储器缓冲区管理方法、存储器存储装置与存储器控制电路单元。所述方法包括：检测是否发生系统异常；响应于判断发生系统异常，将存储于主机系统的数据缓冲区中的第一指令及对应第一指令的第一数据复制至存储器存储装置中；在复制完第一指令及第一数据后执行初始化操作，其中初始化操作对存储器存储装置的部分硬件电路进行初始化，对另一部分硬件电路不进行初始化；以及在初始化存储器存储装置的部分硬件电路后，重新执行存储于存储器存储装置中的第一指令。
主机存储器缓冲区管理方法存储装置控制电路单元

[发明专利]记录装置的控制方法-CN03152270.X有效
发明人：林崎公之 -专利权人：佳能株式会社
申请日： 2003-07-31 - 公布日： 2004-03-24 - 主分类号： B41J2/175 文献下载
摘要：使用具有用于进行记录的记录元件单元和存储特性信息的存储器块的记录头进行记录的记录装置，从在记录装置的本体侧的控制电路输出用于从保存在存储器块里的信息中取得特定的信息的指令。据此，滑架侧控制单元的指令控制单元一收到该指令，就生成含有用于从存储器区读出由该指令指定的信息的地址的访问信号。指令控制单元通过该访问信号访问存储器块，从存储器区取得符合指令的特定信息。
记录装置控制方法

[发明专利]固件载入方法、存储器及计算机可读存储介质-CN202210083977.9有效
发明人：赖振楠;王嗣均;董伟涛 -专利权人：深圳宏芯宇电子股份有限公司
申请日： 2022-01-21 - 公布日： 2023-06-09 - 主分类号： G06F8/654 文献下载
摘要：本发明提供了一种固件载入方法、存储器及计算机可读存储介质，所述固件包括基础程序、映射表及多组扩展算法，所述映射表存储有所述多组扩展算法的存储地址，且每一组扩展算法对应一个或多个操作指令，所述方法包括：在所述存储器上电启动时，将所述基础程序和映射表载入缓冲存储器；在所述存储器运行过程中，根据所述映射表获取与当前操作指令的后续操作指令对应的扩展算法的存储地址，并将从所述存储地址获取的扩展算法载入所述缓冲存储器。本发明根据当前操作指令的后续操作指令动态调整载入到缓冲存储器的扩展算法，在保证存储装置性能的同时，使得具有小容量SRAM的存储装置也可以实现数据快速地读写。
载入方法存储器计算机可读存储介质

[发明专利]神经网络微处理器与宏指令处理方法-CN201810052752.0有效
发明人：陈静;李晓阳;宋娟丽;黄振华;王惟林;赖瑾 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-01-19 - 公布日： 2021-06-01 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种神经网络微处理器与宏指令处理方法。该神经网络微处理器包括一映射表、一微码存储器以及一微码解码有限状态机。该映射表将一宏指令映射至该微码存储器上一微码存储器地址。根据该微码存储器上该微码存储器地址所指示的内容，该微码解码有限状态机解码产生多个微指令。上述多个微指令包括至少一微指令循环。上述微指令循环反复操作一数据路径以完成该宏指令。
神经网络微处理器指令处理方法

[发明专利]一种信息处理方法及电子设备-CN201510483784.2有效
发明人：郁凌 -专利权人：联想（北京）有限公司
申请日： 2015-08-07 - 公布日： 2019-03-29 - 主分类号： G06F12/16 文献下载
摘要：本发明公开了一种信息处理方法，应用于电子设备，所述电子设备包括：第一存储器、第二存储器及嵌入式控制器(EC)芯片；所述第一存储器为易失性存储器；所述第二存储介质为非易失性存储器；方法包括：获取第一指令；所述第一指令用于指示检测所述第一存储器的状态；响应第一指令，判断所述第一存储器是否处于第一状态；所述第一状态表征所述第一存储器中存储的数据发生了变化；当判断结果表征所述第一存储器处于第一状态时，将基于所述第一状态的所述第一存储器中的数据存储至所述第二存储器，以使所述EC芯片上电后利用所述第二存储器中的数据配置第三存储器；所述第三存储器为易失性存储器。
一种信息处理方法电子设备

[发明专利]具有低功耗存储器的信号处理系统-CN97194190.4无效
发明人：英格丽·威尔鲍韦德 -专利权人：爱特梅尔股份有限公司
申请日： 1997-04-22 - 公布日： 2003-10-08 - 主分类号： G06F1/32 文献下载
摘要：一种执行指令并处理数据的数字信号处理系统，包括存储编码指令的程序存储器，其中，程序存储器(4)在读取具有第一逻辑电平的位时比读取具有第二逻辑电平的位时的功耗小，并且最常读取的编码指令包含更多(并且最好是多得多最好程序存储器(4)是一个只读存储器(ROM)。本发明其他的方面是产生这样的编码指令并将编码指令存储到ROM(4)中的方法、存储这样的编码指令的ROM、具有存储这样的编码指令的只读程序存储器的数字信号处理系统，以及操作这样的处理系统的方法。
具有功耗存储器信号处理系统

[发明专利]快闪存储器装置与数据传输方法-CN201310125024.5在审
发明人：黄仲盟 -专利权人：华邦电子股份有限公司
申请日： 2013-04-11 - 公布日： 2014-10-15 - 主分类号： G06F13/16 文献下载
摘要：本发明提供一种快闪存储器装置与数据传输方法，该快闪存储器装置包括一第一存储器芯片与一第二存储器芯片，其中第一存储器芯片包括一第一辨识码，当第一存储器芯片所接收的一第一指令中的一第一辨识部分相同于第一辨识码时，执行第一指令中的一第一数据传输部分，在一第一操作周期内进行一第一存取操作；第二存储器芯片具有不同于第一辨识码的一第二辨识码，第二存储器芯片于第一操作周期中接收一第二指令，当第二指令中的一第二辨识信息相同于第二辨识码时，第二存储器芯片执行第二指令中的一第二数据传输指令以进行一第二存取操作。本发明所提供的多个存储器芯片可各自进行存取操作，因而提升快闪存储器装置的数据传输效率。
闪存装置数据传输方法

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