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[发明专利]一种图像像元合并的电路及方法-CN201210337061.8有效
发明人：张健;许哲;杨文才;李爱玲;白喆;单金玲;赵燕 -专利权人：中国科学院西安光学精密机械研究所
申请日： 2012-09-12 - 公布日： 2013-01-09 - 主分类号： H04N5/369 文献下载
摘要：本发明涉及一种图像像元合并的电路及方法，包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，A/D转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连，D触发器的输出端与第一全加器的输入端A相连，第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，存储器的读出数据端与第二全加器的输入端B相连，所述时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。本发明克服了不具备片内合并功能的CCD和CMOS芯片的使用局限性，本发明具有低功耗、低成本、高稳定、易实现的优点。
一种图像合并电路方法

[实用新型]一种图像像元合并的电路-CN201220463607.X有效
发明人：张健;许哲;杨文才;李爱玲;白喆;单金玲;赵燕 -专利权人：中国科学院西安光学精密机械研究所
申请日： 2012-09-12 - 公布日： 2013-03-27 - 主分类号： H04N5/369 文献下载
摘要：本实用新型涉及一种图像像元合并的电路，包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，A/D转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连，D触发器的输出端与第一全加器的输入端A相连，所述第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，所述存储器的读出数据端与第二全加器的输入端B相连，时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。本实用新型克服了不具备片内合并功能的CCD和CMOS芯片的使用局限性，具有低功耗、低成本、高稳定、易实现的优点。
一种图像合并电路

[发明专利]芯片唤醒电路、芯片唤醒方法、芯片、部件及电子设备-CN202310797120.8在审
发明人：张慕威;李斌 -专利权人：深圳砺驰半导体科技有限公司
申请日： 2023-07-03 - 公布日： 2023-08-01 - 主分类号： G06F9/4401 文献下载
摘要：本申请提供了一种芯片唤醒电路、芯片唤醒方法、芯片、部件及电子设备；芯片唤醒电路至少包括：第一D触发器、信号扩展子电路和唤醒子电路；第一D触发器用于在芯片处于低功耗模式的情况下，通过第一D触发器的第一时钟接口接收外接设备发送的唤醒信号，基于唤醒信号输出脉冲信号；信号扩展子电路包括至少一个第二D触发器，每个第二D触发器对应的第二时钟接口用于接收芯片的时钟信号，信号扩展子电路基于芯片的时钟信号将脉冲信号的脉冲宽度调整为第一宽度，第一宽度大于时钟信号的一个周期
芯片唤醒电路方法部件电子设备

[实用新型]一种低功耗门铃室外机-CN201721085325.X有效
发明人：王淑琴 -专利权人：湖州靖源信息技术有限公司
申请日： 2017-08-28 - 公布日： 2018-03-23 - 主分类号： H04N7/18 文献下载
摘要：本实用新型提供了一种低功耗门铃室外机，包括门铃按键、负载和电源，还包括触发器模块，所述门铃按键与所述触发器模块的输入端相连接，所述触发器模块的输出端连接所述负载，所述电源为所述触发器模块和所述负载供电。本实用新型通过在门铃按键和负载之间接入触发器模块，用触发器模块控制负载的工作状态，对负载进行定时关闭，降低了室外机的功耗，延长了蓄电池和负载的使用寿命。
一种功耗门铃室外

[发明专利]真随机数生成器、真随机数生成方法及加密设备-CN202310388786.8在审
发明人：鲁赵骏;陈启东;张海春;刘政林;张吉良 -专利权人：华中科技大学
申请日： 2023-04-12 - 公布日： 2023-08-01 - 主分类号： G06F7/58 文献下载
摘要：本发明公开了一种真随机数生成器、真随机数生成方法及加密设备，属于加密安全技术领域，在真随机数生成器中，熵源模块在接收到使能信号后输出N个振荡输入信号；采样环形振荡器在接收到使能信号后输出M组振荡时钟信号；多个中间D触发器构成N*(M‑1)的矩阵，N行中间D触发器的D输入端一一对应接入N个振荡输入信号，M‑1列中间D触发器的时钟信号端一一对应接入前M‑1个振荡时钟信号；异或运算器对所有的中间D触发器的输出进行异或运算；输出D触发器对异或结果采样输出真随机数。上述结构设计提高真随机数生成器的吞吐量和能效，在保证较低功耗的同时，提升随机数的不可预测性。
随机数生成器生成方法加密设备

[实用新型]一种监听电梯总线通讯的解码器-CN201620171309.1有效
发明人：田卫华;庞新富;闫鸿魁;邓玮;包妍;于宏涛;张中日;赵航;李文祥 -专利权人：沈阳工程学院
申请日： 2016-03-07 - 公布日： 2016-08-31 - 主分类号： H04L12/26 文献下载
摘要：一种监听电梯总线通讯的解码器，涉及一种监听电梯总线通讯的解码器，所述解码器配置超低功耗的8位闪存单片机及逻辑单元模块和数控振荡器；CLC模块的输出连接外设CLC模块以及输出引脚；其配置有锁存器、触发器、透明锁存器；其定时器为数控振荡器NCO模块，D型触发器管脚RB5连接到CLC4配置的D型触发器的D端，D型触发器的CLK端RA1连接NCO模块的输出RC1；D型触发器的输出是曼彻斯特解码的数据线，连接SPI
一种监听电梯总线通讯解码器

[发明专利]一种低功耗行波分频电路-CN201910932882.8在审
发明人：曹怡珺 -专利权人：曹怡珺
申请日： 2019-09-29 - 公布日： 2019-12-06 - 主分类号： H03K21/02 文献下载
摘要：一种低功耗行波分频电路，包括多个触发器，其中，每个触发器的D端与其输出端连接，每个触发器的复位端分频信号连接；第一个触发器的时钟端与外部时钟源连接；其特征为：还包括多个与门，每个与门与外部分频时钟选择信号中的一位连接，每个与门的第一输入端与每个触发器的输出端Q连接，每个与门的输出端与其后面的触发器的时钟端连接。
触发器与门时钟端输出端时钟选择信号输出端连接外部时钟源导线并联分频电路信号连接低功耗复位端输入端行波

[发明专利]一种级联式三值低功耗多米诺可逆计数器-CN201410513480.1有效
发明人：汪鹏君;郑雪松;张跃军 -专利权人：宁波大学
申请日： 2014-09-29 - 公布日： 2017-03-15 - 主分类号： H03K23/52 文献下载
摘要：本发明公开了一种级联式三值低功耗多米诺可逆计数器，包括n位三值绝热多米诺计数器单元及n‑1位三值绝热多米诺进位借位电路，三值绝热多米诺计数器单元包括三值绝热多米诺D触发器、三值绝热多米诺正反循环门和三值绝热多米诺T运算电路，其中n为大于等于2的整数；通过对可逆计数器和绝热多米诺电路结构及工作原理的研究，首先以开关信号理论为指导设计具有置位复位功能的三值绝热多米诺D触发器、然后分别设计三值绝热多米诺正反循环门电路与三值绝热多米诺进位借位电路来实现计数器正反计数和级联，在此基础上实现多位三值低功耗多米诺可逆计数器；优点是通过HSPICE仿真结果表明本发明所设计的电路具有正确的逻辑功能和明显的低功耗特性。
一种级联式三值低功耗多米诺可逆计数器

[发明专利]一种单稳态触发器-CN201610540981.8有效
发明人：万美琳;顾豪爽 -专利权人：湖北大学
申请日： 2016-07-11 - 公布日： 2018-09-25 - 主分类号： H03K3/0232 文献下载
摘要：本发明公开一种单稳态触发器，是基于反相器延时链的单稳态触发器电路，包括基本单稳触发模块、延时复位模块；基本单稳触发模块是脉宽电流可调单稳触发器电路；基本单稳触发模块与延时复位模块组合，构成脉宽电流可调且可重复触发的单稳触发器电路；基本单稳触发模块包括触发器DFF1、延时链1和延时链2、与非门、反相器；延时复位模块包括触发器DFF2、延时链3和数字逻辑门。各触发器均是带复位功能的D触发器。本发明电路仅由反相器构成的延时链、触发器和数字逻辑门构成，无电阻、电容、放大器和比较器，且兼容标准数字工艺和设计流程，易实现单稳脉宽电流可控和可重复触发，相比现有单稳态触发器，具有低成本、低功耗、兼容性强和通用性强等优点
一种稳态触发器

[发明专利]低功耗保持触发器-CN201510967966.7在审
发明人：黄睿夫 -专利权人：联发科技股份有限公司
申请日： 2015-12-21 - 公布日： 2016-07-27 - 主分类号： H03K3/012 文献下载
摘要：本发明实施例公开了一种低功耗保持触发器，含有输入端和输出端，包括：时钟产生电路，用于当触发器在第一模式时，产生第一时钟信号和与第一时钟信号反相的第二时钟信号；主锁存器电路，用于当触发器在第一模式时，根据第一时钟信号和第二时钟信号，对来自输入端的输入信号执行第一锁存操作，以在第一节点产生第一锁存信号；以及从锁存器电路，耦接至第一节点，用于当触发器在第一模式时，根据第一时钟信号和第二时钟信号，对第一锁存信号执行第二锁存操作，以在第二节点产生第二锁存信号；其中，第二锁存信号耦接至触发器的输出端，并且从锁存器电路包括：第一反相器，含有耦接至第一节点的输入端以及耦接至第二节点的输出端；第一通门，耦接在第二节点和第三节点之间；以及第二反相器，含有耦接至第三节点的输入端以及耦接至第一反相器的输入端的输出端
功耗保持触发器

[发明专利]低功耗的触发器-CN202210677896.1在审
发明人：刘中阳;杨光华 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-06-15 - 公布日： 2022-11-11 - 主分类号： H03K3/012 文献下载
摘要：本发明提供一种低功耗的触发器，时钟控制模块，包括第一、第二、第三输入信号端以及时钟信号端；时钟控制模块被配置为通过第一输入信号端输入信号D、通过第二输入信号端输入信号RESETB、通过时钟信号端输入时钟信号Clock以及通过第三输入信号端输入信号Q，对时钟信号Clock进行控制，以产生控制后的时钟信号；触发器模块，由输入信号D、时钟控制模块产生的控制后的时钟信号来对输入信号D进行选择性锁存，以产生信号Q。本发明当开关活动率较低或重置信号长时间有效时，可显著降低动态功耗。
功耗触发器

[发明专利]高速低功耗触发器-CN201610076103.5有效
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;王育新;付东兵;刘涛;刘璐;邓民明;石寒夫;王旭 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2016-02-03 - 公布日： 2018-07-17 - 主分类号： H03K3/012 文献下载
摘要：本发明公开了一种高速低功耗触发器，包括控制信号生成电路、使能单元和锁存器结构，所述锁存器结构包括两输入端、两输出端、两使能端、第二使能端和接地端，所述使能单元包括两使能电路，所述控制信号生成电路的输出信号X和外部控制信号D作为第一使能电路的输入信号，所述第一使能电路的输出端与第一使能端连接，所述控制信号生成电路的输出信号X和外部控制信号D的反相信号DB作为第二使能电路的输入信号，所述第二使能电路的输出端与第二使能端连接；本发明所提出的触发器结构和传统结构相比，电路结构简单，并且锁存器的输出端寄生电容很小，提高了触发器的速度，并且没有静态功耗。
使能输出端电路控制信号生成电路低功耗触发器外部控制信号锁存器结构使能单元输出信号触发器结构传统结构电路结构反相信号寄生电容静态功耗触发器接地端输入端锁存器

[发明专利]低功耗信号保持电路-CN201911182524.6在审
发明人：向彬 -专利权人：上海紫通信息科技有限公司
申请日： 2019-11-27 - 公布日： 2020-03-24 - 主分类号： H02H1/06 文献下载
摘要：一种低功耗信号保持电路，涉及电力系统技术领域，所解决的是检测瞬时电压的技术问题。该电路包括信号读取端、正电源端、备用电池、线性稳压器、D触发器、电压互感器、全波整流桥；所述正电源端、备用电池的正极分别通过二级管接到线性稳压器的输入端，线性稳压器的输出端接到D触发器的D输入端；所述电压互感器的副边绕组经第一级滤波电路接到全波整流桥的两个交流输入端，全波整流桥的直流正输出端经第二级滤波电路接到D触发器的CLK端；所述信号读取端通过二级管接到D触发器的Q非输出端，并通过上拉电阻接到正电源端。
功耗信号保持电路

[发明专利]高速低功耗多阈值异步置位复位保持型D型触发器-CN201510061904.X有效
发明人：胡封林;刘衡竹;鲁建壮;扈啸;万江华;孙书为;陈小文;陈胜刚;雷元武;许邦建 -专利权人：中国人民解放军国防科学技术大学
申请日： 2015-02-06 - 公布日： 2015-05-13 - 主分类号： H03K3/356 文献下载
摘要：一种高速低功耗多阈值异步置位复位保持型D型触发器，包括：低功耗控制电路，接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后输出信号；置位控制电路，接收异步置位输入信号set，对异步置位输入信号set进行缓冲处理后分别输出信号；选择控制电路，接收选择数据打入保持信号sel，对选择数据打入保持信号sel进行缓冲处理后分别输出信号；主锁存器，接收数据输入信号d、正相时钟输入信号clk、反相时钟输入信号nclk、异步复位输入信号r、选择数据打入保持信号sel以及信号sleep、nsleep、s和ns；并对数据输入信号d进行锁存处理后输出qt；从锁存器对qt进行锁存处理后分别输出。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
高速功耗阈值异步复位保持触发器

[发明专利]用于IO接口的低频多相位差分时钟树型高速低功耗串行器-CN201410388766.1有效
发明人：任俊彦;苏源;沈骁樱;梅健;叶凡;李宁 -专利权人：复旦大学
申请日： 2014-08-10 - 公布日： 2017-07-07 - 主分类号： H03K19/0175 文献下载
摘要：本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器。该串行器由采样电路、门级逻辑电路和缓冲器构成；采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。本发明高速串行器采用低频时钟并且避免了传统高速串行器采用的较多D型触发器，从而有效降低功耗；采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，以减小串行输出数据的误码率；门级逻辑电路中的每个与非门
用于 io 接口低频多相位差分时钟高速功耗串行