“乘法逻辑”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果154980个，建议您升级VIP下载更多相关专利

[发明专利]一种基于电流型CMOS乘法器的逻辑门电路设计方法-CN202210562123.9在审
发明人：刘志强;姚茂群 -专利权人：杭州师范大学
申请日： 2022-05-23 - 公布日： 2022-08-02 - 主分类号： H03K19/20 文献下载
摘要：本发明涉及一种基于电流型CMOS乘法器的逻辑门电路设计方法。本发明设计信号输入处理电路，处理输入电流信号，并产生乘法电路需要的电流信号；设计乘法器，对输入的电流信号做乘法运算，并输出乘法运算后的电流信号；设计幂级数输出处理电路，根据所需要设计的逻辑门，对乘法信号进行处理，输出对应的逻辑信号。本发明将电流型CMOS乘法器与逻辑函数的幂级数表达式相结合，在乘法器和逻辑函数幂级数的基础上，利用幂级数表达式的特点来设计所需电路，利用两组跨线性环路进行相减运算构成乘法器，不仅消除了冗余项，同时实现了电流型利用所提出的基本逻辑门电路可设计实现任意组合逻辑电路。
一种基于电流 cmos 乘法器逻辑门电路设计方法

[发明专利]用于AUV运动控制器的浮点数乘加IP核及控制方法-CN202010857408.6在审
发明人：杨睿;刘源;黎明;包谛;姚鹏;张立强;刘艳;冯旭琛;吴格非 -专利权人：中国海洋大学
申请日： 2020-08-24 - 公布日： 2020-11-24 - 主分类号： G06F7/483 文献下载
摘要：本发明提供的用于AUV运动控制器的浮点数乘加IP核，包括：输入模块、乘累加器和输出模块，乘累加器包括多个乘法逻辑计算模块、多个加法逻辑计算模块、存储模块；多个乘法逻辑计算模块均与输入模块、存储模块和输出模块相连，多个加法逻辑计算模块均与存储模块和输出模块相连；输入模块用于输入乘法浮点数；存储模块用于存储加法浮点数，加法浮点数包括乘法逻辑计算模块和加法逻辑计算模块的计算结果；乘法逻辑计算模块用于乘法浮点数的逻辑计算；加法逻辑计算模块用于存储模块中加法浮点数的逻辑计算；输出模块用于输出乘法浮点数的计算结果。
用于 auv 运动控制器浮点数乘加 ip 控制方法

[发明专利]可编程逻辑器件乘法器模块布局方法、装置、设备及介质-CN202310084601.4在审
发明人：包朝伟;张旭华 -专利权人：深圳市紫光同创电子有限公司
申请日： 2023-01-17 - 公布日： 2023-05-16 - 主分类号： G06F30/347 文献下载
摘要：本申请属于集成电路技术领域，公开了一种可编程逻辑器件乘法器模块布局方法、装置、设备及介质。本申请提供的可编程逻辑器件乘法器模块布局方法包括：步骤S1：将可编程逻辑器件的乘法器模块的布局位置划分为第一区域、第二区域和第三区域；步骤S3：将所述乘法器模块的逻辑资源布局于所述第一区域，以及将所述可编程逻辑器件乘法器模块的乘法器资源布局于所述第二区域；步骤S4：为所述逻辑资源和所述乘法器资源配置可编程互连线，可编程互连线配置为：经所述第三区域连接所述逻辑资源和所述乘法器资源；本申请提供的可编程逻辑器件乘法器模块布局方法，使得高翻转率的乘法器模块运行时功耗分布更均匀，有效地避免了可编程逻辑器件电源跌落的问题。
可编程逻辑器件乘法器模块布局方法装置设备介质

[发明专利]一种乘法器转换方法、装置、设备及可读存储介质-CN202111136417.7在审
发明人：张青 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2021-09-27 - 公布日： 2021-12-31 - 主分类号： G06F7/523 文献下载
摘要：本申请公开了一种乘法器转换方法、装置、设备及可读存储介质。本申请针对新设计的目标乘法器，若目标乘法器的第一目标输入宽度超过预设乘法器的第一预设输入宽度，和/或目标乘法器的第二目标输入宽度超过预设乘法器的第二预设输入宽度，那么确定第一数目和/或第二数目，并将第一数目和/或第二数目中的最大值确定为目标值，对目标值个预设乘法器进行逻辑组合，然后用逻辑组合得到的运算结构替换目标乘法器，从而将输入宽度较大的目标乘法器拆分为多个输入宽度较小的乘法器，无需新增额外逻辑资源，电路的复杂度和占用面积可以有所降低，也节约了相关逻辑资源。本申请提供的一种乘法器转换装置、设备及可读存储介质，同样具有上述技术效果。
一种乘法器转换方法装置设备可读存储介质

[发明专利]一种面向FFT处理器的CSD编码乘法器优化结构-CN202310484159.4在审
发明人：于建;顾建军;范浩阳;马建友 -专利权人：河北民族师范学院
申请日： 2023-04-28 - 公布日： 2023-08-01 - 主分类号： G06F7/533 文献下载
摘要：一种面向FFT处理器的CSD编码乘法器优化结构属于编码乘法器优化技术领域，尤其涉及一种面向FFT处理器的CSD编码乘法器优化结构。本发明提供一种面向FFT处理器的CSD编码乘法器优化结构。本发明包括第一条控制逻辑线和第二条控制逻辑线,其特征在于第一条控制逻辑线控制选择输入数据是否进行乘1或乘的计算,第二条控制逻辑线控制是否进行乘1或乘‘‑j’的计算；利用卡诺图完成控制逻辑的求解；通过第一条控制逻辑线和第二条控制逻辑线对CSD编码乘法器进行控制，在正确的时钟完成复数乘法操作。
一种面向 fft 处理器 csd 编码乘法器优化结构

[发明专利]乘法逻辑电路-CN02808202.8无效
发明人：苏尼尔·塔瓦尔;德米特里·鲁梅宁 -专利权人：自动平行设计公司
申请日： 2002-03-21 - 公布日： 2004-06-09 - 主分类号： G06F7/52 文献下载
摘要：一种乘法逻辑电路，包括阵列发生逻辑和阵列缩减逻辑。阵列缩减逻辑包括针对第一级阵列缩减的阵列缩减逻辑，包括用于缩减最大长度列的最大长度并行计数器。然后，由第二级缩减逻辑对最大长度并行计数器的输出进行进一步缩减，所述第二级缩减逻辑包括具有不对称延迟的逻辑电路，以便补偿最大长度并行计数器的输出所经历的不同延迟。
乘法逻辑电路

[发明专利]一种支持高效乘法运算的基本逻辑单元-CN202010613251.2有效
发明人：范继聪;徐彦峰;闫华;陈波寅 -专利权人：无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所
申请日： 2020-06-30 - 公布日： 2021-12-07 - 主分类号： G06F7/50 文献下载
摘要：本发明公开了一种支持高效乘法运算的基本逻辑单元，涉及可编程逻辑技术领域，该基本逻辑单元内包括查找表和两条加法进位链，通过查找表实现与逻辑产生部分积，第一加法进位链对部分积进行一次求和，第二加法进位链可以对第一加法进位链的求和结果与外部输入的部分积进行二次求和，该基本逻辑单元内部包含两条加法进位链可以实现两次加法运算，在实现乘法运算的部分积压缩时会用到两条加法进位链，有效提高乘法运算效率，无论在面积上还是速度上都具有较大优势，在面积上更少的基本逻辑单元可以实现相同的乘法运算，且两条加法进位链直接相连，距离更近速度更快，可以有效提高部分积加法运算效率，从而实现高效率的乘法运算。
一种支持高效乘法运算基本逻辑单元

[发明专利]一种基于并行数据通道的数字信号处理器-CN201210142247.8无效
发明人：刘大可;王建;猷阿·索;安德里雅思·卡尔松 -专利权人：刘大可
申请日： 2012-05-09 - 公布日： 2012-10-03 - 主分类号： G06F9/38 文献下载
摘要：本发明提供一种基于并行数据通道的数字信号处理器，其并行数据通道依次包括：并行乘法单元，由多个并行乘法器构成，执行多路实数乘法或复数乘法，可执行旁路操作；并行运算单元组，包括多个算术逻辑单元，为由多级算术逻辑通道及由每层之间所述多个算术逻辑单元互联构成的交换网络连接，每一级算术逻辑通道由多个并行算术逻辑单元执行并行算术逻辑操作，上一级算术逻辑通道的运算结果可通过交换网络传递至下一级算术逻辑通道，每个算术逻辑单元用于进行加法、减法、比较、移位，或绝对值操作，该层可执行旁路操作
一种基于并行数据通道数字信号处理器

[发明专利]执行指数乘法的微处理器装置与方法-CN200610065575.7有效
发明人：汤玛斯A·克里斯宾;G·葛兰亨利;泰瑞帕德斯 -专利权人：威盛电子股份有限公司
申请日： 2006-03-22 - 公布日： 2006-09-20 - 主分类号： G06F7/72 文献下载
摘要：本发明是提供一种执行指数乘法的技术。于一实施例中，本发明是提供一微处理器中的一装置以进行指数乘法运算。此装置包含一转译逻辑电路。此转译逻辑电路自一来源处接收一蒙哥马利乘法指令并且转译该蒙哥马利乘法指令为一微指令序列，其中上述的蒙哥马利乘法指令是指定产生一蒙哥马利乘积。该微指令序列是指定完成该蒙哥马利乘积所需的次级动作。此装置还包含与该转译逻辑电路相连的一执行逻辑电路以接收该微指令序列并且执行该蒙哥马利乘积所需的次级动作。
执行指数乘法微处理器装置方法

[发明专利]支持高效乘累加运算的可编程逻辑单元结构-CN202010611874.6有效
发明人：徐彦峰;范继聪;闫华;陈波寅 -专利权人：无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所
申请日： 2020-06-30 - 公布日： 2021-12-07 - 主分类号： G06F7/509 文献下载
摘要：本发明公开了一种支持高效乘累加运算的可编程逻辑单元结构，涉及可编程逻辑技术领域，该可编程逻辑单元结构内部通过硬IP实现一个专用乘法器，通过增加专用的乘法器可以有效提高可编程逻辑单元结构的乘法运算能力，专用乘法器与基本逻辑单元共用数据输入端口和数据输出端口，通过第一两输入选择器进行数据选择，从而无需增加数据输入输出端口，因此可以在不增加FPGA的互连压力的基础上，提高可编程逻辑单元结构的乘累加运算效率，从而提高整个FPGA的窄位宽乘累加运算能力。
支持高效累加运算可编程逻辑单元结构

[发明专利]用于执行乘法的混合固定逻辑-CN202210739649.X在审
发明人： T·罗斯;S·埃利奥特 -专利权人：想象技术有限公司
申请日： 2022-06-28 - 公布日： 2022-12-30 - 主分类号： G06F7/52 文献下载
摘要：本发明涉及用于执行乘法的混合固定逻辑。所述固定逻辑电路，其被配置为执行乘法运算a*x，其中a是整数常量，x是在0至2m‑1范围内的整数变量，并且m是正整数，该固定逻辑电路包括：除法逻辑，其被配置为确定以下除法运算的结果的预定数量的一个或多个最高有效位DDA0003717322770000012.JPG" imgContent="drawing" imgFormat="JPEG" orientation="portrait" inline="yes" />乘法逻辑，其被配置为确定乘法运算a*x的结果的预定数量的一个或多个最低有效位；以及输出逻辑，其被配置为将除法运算的结果的预定数量的一个或多个最高有效位与乘法运算的结果的预定数量的一个或多个最低有效位组合，以便提供乘法运算
用于执行乘法混合固定逻辑

[发明专利]基于FPGA的有限域乘法器的优化设计方法-CN200510041816.X无效
发明人：徐朝军;王新梅 -专利权人：西安电子科技大学
申请日： 2005-03-21 - 公布日： 2005-08-24 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种基于FPGA的有限域乘法器的优化设计方法。该方法是将有限域乘法器中可用单个4－LUT实现的逻辑函数确定为7种形式，按照一定步骤实现对有限域乘法器的优化。首先，根据有限域的生成多项式，求出有限域乘法器的矩阵形式，并初始化中间变元的集合；然后，反复搜索矩阵Z中的元素所含有的公共逻辑函数，引入一个新的中间变元，用该新的中间变元表示所述逻辑函数的输出变元，并更新矩阵Z；最后，搜索出优选的可用单个4－LUT实现的逻辑函数，将这些逻辑函数分解成一系列的可用单个4－LUT实现的逻辑函数，并更新矩阵Z和中间变元的集合，最终得到优化的基于FPGA的有限域乘法器。具有关键路径短、时延小的优点，可用于需要快速、灵活的有限域乘法器电路的设计。
基于 fpga 有限乘法器优化设计方法

[发明专利]并行有限域乘法装置-CN202011457153.0有效
发明人：曾智鸣;宣学雷 -专利权人：深圳市紫光同创电子有限公司
申请日： 2020-12-10 - 公布日： 2023-08-08 - 主分类号： G06F7/523 文献下载
摘要：本发明提供了一种并行有限域乘法装置，包括级联的M个逻辑处理模块，第一个逻辑处理模块的第一输入端接收第一运算数；第一个逻辑处理模块的第二输入端接收零值；第一个逻辑处理模块的第三输入端接收第二运算数的第0位；第m个逻辑处理模块的第一输入端与第m‑1个逻辑处理模块的第一输出端连接；第m个逻辑处理模块的第二输入端与第m‑1个逻辑处理模块的第二输出端连接；第m个逻辑处理模块的第三输入端接收第二运算数的第m‑1位；每个逻辑处理模块的第四输入端均并联在一起并接收第三运算数。本发明的并行有限域乘法装置，通过级联的M个逻辑处理模块，根据级联的逻辑处理模块数量不同可用于不同长度的有限域乘法、且无需进行多项式乘法。
并行有限乘法装置

[发明专利]开发神经网络中的稀疏性-CN201811311595.7在审
发明人：克里斯·马丁 -专利权人：畅想科技有限公司
申请日： 2018-11-06 - 公布日： 2019-07-26 - 主分类号： G06N3/04 文献下载
摘要：深度神经网络具有卷积层，硬件包括多个卷积引擎，每个卷积引擎能够操作以通过向数据窗口应用滤波来执行卷积操作，每个滤波包括用于与数据窗口的相应的数据值组合的权重的集合，并且多个卷积引擎中的每个卷积引擎包括：乘法逻辑，其能够操作以将滤波的权重与数据窗口的相应的数据值组合；控制逻辑，其被配置为：如果权重为非零，则使得乘法逻辑将权重与相应的数据值组合，并且在其他情况下，不会使得乘法逻辑将权重与数据值组合；累加逻辑，其被配置为将由乘法逻辑执行的多个组合的结果累加
卷积权重乘法逻辑神经网络引擎数据窗口滤波稀疏性控制逻辑累加逻辑累加非零配置集合开发输出应用

[发明专利]一种加速桥接融合乘加的方法及装置-CN201810715026.2有效
发明人：隋兵才;雷国庆;孙彩霞;高军;王永文;黄立波;郑重;王俊辉;郭维 -专利权人：中国人民解放军国防科技大学
申请日： 2018-07-03 - 公布日： 2021-08-06 - 主分类号： G06F7/544 文献下载
摘要：本发明公开了一种加速桥接融合乘加的方法及装置，方法步骤包括在两个乘法操作数准备好先进行乘法计算、然后等待加法操作数准备好时将加法操作数和乘法计算的中间结果进行加法计算、规格化和舍入后输出；装置，包括第一级控制逻辑、浮点乘法逻辑、第二级控制逻辑以及浮点加法逻辑。本发明能够以较少的硬件实现对桥接融合乘加实现加速，最大程度的开发硬件执行机制的并行性，解决传统桥接融合乘加的运算部件利用率不高的问题，具有简化控制逻辑，对融合乘加的浮点乘法和浮点加法操作分离控制，最大限度的降低部件相关引起的执行停顿
一种加速融合方法装置

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条