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[发明专利]卷积特征处理方法、芯片、设备及介质-CN202310326092.1在审
发明人：任子木 -专利权人：腾讯科技（深圳）有限公司
申请日： 2023-03-23 - 公布日： 2023-10-27 - 主分类号： G06F7/509 文献下载
摘要：本申请的实施例公开了一种卷积特征处理方法、芯片、设备及介质，该方法包括：生成用于控制卷积特征进行累加处理的控制信号；将控制信号沿着列向进行打拍处理，并按照打拍时序将控制信号传输至脉动阵列的每列处理单元所对应的累加单元，获取累加单元基于每列处理单元当前时刻的卷积特征部分和，以及上一时刻的累加结果进行累加处理得到的当前时刻的累加结果，上一时刻的累加结果是每列处理单元所对应的累加单元基于控制信号获得的；存储每列处理单元当前时刻的累加结果，以根据存储的累加结果生成卷积特征向量。本申请实施例的技术方案，可以降低了卷积特征的处理功耗，且降低了卷积特征的处理成本。
卷积特征处理方法芯片设备介质

[发明专利]一种温度检测装置及温度检测方法-CN201910057047.4有效
发明人：蒋松鹰;姚炜;周佳宁;杜黎明;孙洪军 -专利权人：上海艾为电子技术股份有限公司
申请日： 2019-01-22 - 公布日： 2023-08-01 - 主分类号： G06F7/509 文献下载
摘要：本申请公开了一种温度检测装置及温度检测方法，其中，所述温度检测装置将获取的表示温度信息的待转换无符号数，通过第一偏置移除模块、第二偏置移除模块、偏差计算模块和补码转换模块的处理，实现了将待转换无符号数转换为表示真实温度的信息的二进制补码形式表示的温度信息的目的，并且考虑到SAR‑DAC的转换具有线性误差，通过第一偏置移除模块、第二偏置移除模块对待转换无符号数进行了两次的偏置移除，而且通过偏差计算模块确定了两次偏置移除后的待转换无符号数偏差修正值，使得补码转换模块可以在补码转换过程中消除该线性误差，精确的进行待转换无符号数到二进制补码形式表示的温度信息的精确转换。
一种温度检测装置方法

[发明专利]与存储器中的块对应的累加器-CN202210408821.3在审
发明人： R·D·门胡森;D·N·埃莫特 -专利权人：慧与发展有限责任合伙企业
申请日： 2022-04-19 - 公布日： 2023-06-16 - 主分类号： G06F7/509 文献下载
摘要：本公开总体上涉及与存储器中的块对应的累加器。在一些示例中，系统包括处理实体和存储器，所述存储器用于存储被布置在与键的相应键值相关联的多个块中的数据。所述系统包括缓存，所述缓存用于存储用于相应累加器的经缓存的数据元素，所述缓存的数据元素可更新以表示键的相应键值的出现，其中每个累加器与所述多个块中的一不同块对应，并且每个经缓存的数据元素的范围小于所述多个块中的对应块的范围。响应于由给定累加器更新的给定经缓存的数据元素的值满足准则，处理实体将使得给定经缓存的数据元素的值与相应块中的块值聚合。
存储器中的对应累加器

[发明专利]动态精确度位串累加-CN202110670095.8有效
发明人： V·S·拉梅什;理查德·C·墨菲 -专利权人：美光科技公司
申请日： 2021-06-17 - 公布日： 2023-02-21 - 主分类号： G06F7/509 文献下载
摘要：描述与动态精确度位串累加相关的系统、设备和方法。可以使用边缘计算装置来执行动态位串累加。在一个实例方法中，动态精确度位串累加可以包含使用第一位串和第二位串执行递归运算的迭代，以及确定所述递归运算的所述迭代的结果包含所述结果的特定位子集中大于与所述特定位子集相关联的阈值位量的位量。所述方法可进一步包含将所述递归运算的所述迭代的结果写入第一寄存器，并将与所述结果的所述特定位子集相关联的所述位的至少一部分写入第二寄存器。
动态精确度累加

[发明专利]计算装置、数据处理方法及相关产品-CN202110448121.2在审
发明人：不公告发明人 -专利权人：上海寒武纪信息科技有限公司
申请日： 2021-04-25 - 公布日： 2022-10-25 - 主分类号： G06F7/509 文献下载
摘要：本披露公开了一种计算装置、数据处理方法及相关产品。该计算装置可以包括在组合处理装置中，该组合处理装置还可以包括接口装置和其他处理装置。该计算装置与其他处理装置进行交互，共同完成用户指定的计算操作。组合处理装置还可以包括存储装置，该存储装置分别与计算装置和其他处理装置连接，用于存储该计算装置和其他处理装置的数据。本披露的方案提供了执行积分指令的硬件架构，其可以简化处理，提高机器的处理效率。
计算装置数据处理方法相关产品

[发明专利]一种可直接支持多操作数加法运算的数字信号处理器-CN202111373579.2在审
发明人：陈三林;蔡刚;黄志洪 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2021-11-19 - 公布日： 2022-02-25 - 主分类号： G06F7/509 文献下载
摘要：本发明公开了一种可直接支持多操作数加法运算的数字信号处理器，包括：输入寄存器组，定制乘法器，第一通用乘法器，第二通用乘法器，第三通用乘法器，第一加法器，第二加法器，加法输出寄存器，加法/累加器，链式加法器，输出寄存器。本发明通过定制DSP架构中的乘法器实现结构，定制乘法器可以配置成乘法模式或者支持八操作数加法模式，从而使得DSP可以直接支持多操作数加法运算。
一种直接支持作数加法运算数字信号处理器

[发明专利]多输入浮点加法器-CN201980096720.3在审
发明人：杨昕蓉;安德鲁·埃弗里特·菲尔普斯 -专利权人：谷歌有限责任公司
申请日： 2019-12-12 - 公布日： 2021-12-31 - 主分类号： G06F7/509 文献下载
摘要：方法，系统和装置，包括用于将三个或更多个浮点数相加的装置。在一个方面中，方法包括，针对三个或三个以上操作数中的每个接收包括含所述操作数的浮点表示的位组。对于每个其它操作数，操作数的尾数位被移位，使得操作数的位与给定操作数的位对齐。确定每个其它操作数的粘性位。基于每个粘性位来确定总粘性位值。每当所有的粘性位为零值，或者至少两个粘性位为非零并且不匹配，总粘性位值为零。每当所有非零粘性位匹配或仅有一个非零粘性位时，总粘性位值与每个非零粘性位的值相匹配。
输入浮点加法器

[发明专利]累加器及其运算方法-CN201910936918.X有效
发明人：高杨;孙高明 -专利权人：京东方科技集团股份有限公司
申请日： 2019-09-29 - 公布日： 2021-12-28 - 主分类号： G06F7/509 文献下载
摘要：本发明的实施例提供一种累加器及其运算方法，涉及数字信号处理技术领域，可以提升累加运算的极限频率。一种累加器，包括：累加单元；累加单元包括级联的k个第一累加子单元和1个第二累加子单元；第一累加子单元用于在第一阶段，根据第一数据输入端输入的数据、第一符号输入端输入的正或负的符号、第一进位输入端输入的进位数据，计算得到第一计算结果并存储，以及通过第一进位输出端输出进位数据；第二累加子单元用于在第一阶段，根据第二数据输入端输入的数据、第二符号输入端输入的正或负的符号、以及第三进位输入端输入的进位数据，计算得到第三计算结果并存储。
累加器及其运算方法

[发明专利]多个寄存器中的位串累加-CN202110646111.X在审
发明人： V·S·拉梅什 -专利权人：美光科技公司
申请日： 2021-06-10 - 公布日： 2021-12-17 - 主分类号： G06F7/509 文献下载
摘要：本申请的实施例涉及多个寄存器内的位串累加。举例来说，具有处理能力和在存储器内或附近的寄存器的逻辑电路可使用数个位串来执行递归运算的多次迭代。可将各种迭代的结果写入到所述寄存器，且可使用所述位串来执行所述递归运算的后续迭代。递归运算的所述迭代的结果可在所述寄存器内累加。累加结果可作为数据写入到在所述逻辑电路外部或与所述逻辑电路分离的另一寄存器或存储器。
寄存器中的累加

[发明专利]支持高效乘累加运算的可编程逻辑单元结构-CN202010611874.6有效
发明人：徐彦峰;范继聪;闫华;陈波寅 -专利权人：无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所
申请日： 2020-06-30 - 公布日： 2021-12-07 - 主分类号： G06F7/509 文献下载
摘要：本发明公开了一种支持高效乘累加运算的可编程逻辑单元结构，涉及可编程逻辑技术领域，该可编程逻辑单元结构内部通过硬IP实现一个专用乘法器，通过增加专用的乘法器可以有效提高可编程逻辑单元结构的乘法运算能力，专用乘法器与基本逻辑单元共用数据输入端口和数据输出端口，通过第一两输入选择器进行数据选择，从而无需增加数据输入输出端口，因此可以在不增加FPGA的互连压力的基础上，提高可编程逻辑单元结构的乘累加运算效率，从而提高整个FPGA的窄位宽乘累加运算能力。
支持高效累加运算可编程逻辑单元结构

[发明专利]一种用于卷积神经网络计算的全局平均池化电路-CN202011326338.8有效
发明人：刘冬生;陆家昊;魏来;成轩;刘子龙;卢楷文;马贤;刘波 -专利权人：华中科技大学;浙江驰拓科技有限公司
申请日： 2020-11-24 - 公布日： 2021-10-22 - 主分类号： G06F7/509 文献下载
摘要：本发明公开了一种用于卷积神经网络计算的全局平均池化电路，包括累加器和移位寄存器，所述累加器用于对卷积层中每层的卷积运算结果进行累加，所述移位寄存器用于对所述累加器的累加结果进行移位操作，并在移位完成后向所述累加器输出复位信号。在进行全局平均池化层操作计算时，将累加器中输出的数据用简单的移位操作替代了除法操作得到全局平均池化层的计算结果，能够有效提高计算资源的利用率，加快整体系统的计算速度。
一种用于卷积神经网络计算全局平均电路

[发明专利]一种针对位宽递增加法树的精度动态自适应累加模块-CN202011136198.8在审
发明人：王镇 -专利权人：南京博芯电子技术有限公司
申请日： 2020-10-22 - 公布日： 2021-01-12 - 主分类号： G06F7/509 文献下载
摘要：一种针对位宽递增加法树的精度动态自适应累加模块，包括：数据预分析子模块、计算精度动态配置子模块、位宽递增的树形累加子模块；位宽递增的树形累加子模块采用加法树结构，每一层包含多个多模式精度可配置加法单元。神经网络的输入特征向量输入到数据预分析子模块中，基于计算场景对计算精度的需求判断其小数近似的位宽；计算精度动态配置子模块对位宽递增的树形累加子模块中的多模式精度可配置加法单元进行配置，从而选取最优化的计算模式。保证神经网络的准确率不受近似加法器的近似计算的影响，满足了神经网络系统在移动端和便携式设备上部署的需求，并且低功耗、高准确率地完成任务。
一种针对递增加法精度动态自适应累加模块

[发明专利]一种累加数字序列的方法和装置-CN201811235111.5在审
发明人：张永伟 -专利权人：成都鼎桥通信技术有限公司
申请日： 2018-10-23 - 公布日： 2020-05-01 - 主分类号： G06F7/509 文献下载
摘要：本申请提供了一种累加数字序列的方法和装置，应用于包括两个累加器的累加装置上，该方法包括：针对任一待累加二进制数字序列，将序列中的每个数值拆分为低位和高位两个数值；低位数值的位宽为预设值W；将序列中的每个数值拆分后的低位数值输入第一累加器进行逐个累加；将序列中的每个数值拆分后的高位数值输入第二累加器进行逐个累加；当通过第一累加器和第二累加器将该序列中的所有数值累加结束后，将第一累加器的累加结果作为低W位，第二累加器的累加结果作为高位进行合并，将合并后的数值作为所述序列的累加值。该方法能够有效提高累加器的时钟速率，且减少累加器的资源消耗。
一种累加数字序列方法装置

[实用新型]一种温度检测装置-CN201920101808.7有效
发明人：蒋松鹰;姚炜;周佳宁;杜黎明;孙洪军 -专利权人：上海艾为电子技术股份有限公司
申请日： 2019-01-22 - 公布日： 2019-07-12 - 主分类号： G06F7/509 文献下载
摘要：本申请公开了一种温度检测装置，其中，所述温度检测装置将获取的表示温度信息的待转换无符号数，通过第一偏置移除模块、第二偏置移除模块、偏差计算模块和补码转换模块的处理，实现了将待转换无符号数转换为表示真实温度的信息的二进制补码形式表示的温度信息的目的，并且考虑到SAR‑DAC的转换具有线性误差，通过第一偏置移除模块、第二偏置移除模块对待转换无符号数进行了两次的偏置移除，而且通过偏差计算模块确定了两次偏置移除后的待转换无符号数偏差修正值，使得补码转换模块可以在补码转换过程中消除该线性误差，精确的进行待转换无符号数到二进制补码形式表示的温度信息的精确转换。
偏置符号数转换移除模块温度检测装置补码转换温度信息二进制补码形式偏差计算模块线性误差移除申请

[发明专利]一种用于狄克型辐射计的零平衡数字组合积分器-CN201610023858.9有效
发明人：王彩云;郭伟;万珺之 -专利权人：中国科学院国家空间科学中心;开元锐德（北京）光电科技有限公司
申请日： 2016-01-14 - 公布日： 2018-03-23 - 主分类号： G06F7/509 文献下载
摘要：本发明涉及用于狄克型辐射计的零平衡数字组合积分器，包括ADC转换单元、信号组合积分器、温度数值估算器、脉冲发生器以及时钟同步单元；ADC转换单元用于将检波信号进行采样量化，生成数字信号；信号组合积分器对数字信号进行时序判别、分割组合、积分运算、比较判别，根据比较判别结果输出控制信号去控制脉冲发生器，输出时序判别结果、分割组合结果、积分运算结果以及比较判别结果至温度数值估算器；脉冲发生器根据控制信号产生不同频率或不同占空比的脉冲，输出至外部的噪声源开关；温度数值估算器综合处理时序逻辑信号、两端数字信号、两个积分数值，平衡逻辑判断结果，经运算得出天线端辐射温度；时钟同步单元产生时钟同步信号。
一种用于狄克型辐射计平衡数字组合积分器

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