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[发明专利]数字鉴相器-CN200310113985.0有效
发明人：洪治 -专利权人：华为技术有限公司
申请日： 2003-11-15 - 公布日： 2005-05-18 - 主分类号： H03L7/08 文献下载
摘要：本发明涉及数字电路中的时钟，公开了一种数字鉴相器，使得在相同频率的鉴相时钟下鉴相精度得到提高。这种数字鉴相器包含：延时模块，用于根据一个鉴相时钟信号产生多个不同相位的鉴相时钟信号；鉴相模块，用于对所述延时模块提供的所述多个不同相位的鉴相时钟信号分别进行鉴相计数，并保存总的鉴相计数值供外部使用。
数字鉴相器

[实用新型]一种压控锁相电路-CN202123384814.4有效
发明人：不公告发明人 -专利权人：江苏屹信航天科技有限公司
申请日： 2021-12-29 - 公布日： 2022-07-26 - 主分类号： H03L7/099 文献下载
摘要：本实用新型公开了一种压控锁相电路，包括单片机、鉴相器和压控振荡器；单片机与鉴相器电连接，用于对鉴相器设置参数；鉴相器的射频输入端输入参考频率信号，鉴相输出端输出鉴相电压信号，鉴相电压信号经过滤波放大后输入至压控振荡器的压控输入端，压控振荡器的输出端输出目标频率信号，目标频率信号还与鉴相器的反馈端电连接。本实用新型通过鉴相器输入的参考频率信号产生鉴相电压信号，该鉴相电压信号驱动压控振荡器输出目标频率信号，该目标频率信号还反馈至鉴相器中，通过单片机对鉴相器进行调试，最终使压控振荡器输出的目标频率信号趋于稳定
一种压控锁相电路

[发明专利]鉴相器实现电路和鉴相器时钟产生方法-CN201180001514.3有效
发明人：邓升成;汤晓丹;郑玉婷 -专利权人：华为技术有限公司
申请日： 2011-08-19 - 公布日： 2012-02-15 - 主分类号： H03L7/08 文献下载
摘要：本发明实施例公开了一种鉴相器实现电路和鉴相器时钟产生方法，涉及通信技术领域，通过较简单的处理过程生成与业务时钟相适合的鉴相器时钟。所述鉴相器时钟产生方法包括：速率比较器将业务数据写入缓存的速率和鉴相器从缓存中读取业务数据的速率进行比较，确定业务数据对应的业务时钟的频偏绝对值和速率，根据比较结果向图案生成器发出指示，图案生成器根据指示生成快速时钟缺口图案或慢速时钟缺口图案；变频器根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行变频，采用变频后的鉴相器的时钟从缓存中读取下一个业务数据。主要用于鉴相器时钟的生成。
鉴相器实现电路时钟产生方法

[发明专利]一种用于全数字锁相环的低功耗鉴相器-CN201210311259.9有效
发明人：李巍;刘鹏飞;牛杨杨;李宁 -专利权人：复旦大学
申请日： 2012-08-28 - 公布日： 2014-03-12 - 主分类号： H03L7/08 文献下载
摘要：发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。
一种用于数字锁相环功耗鉴相器

[发明专利]一种鉴相器、鉴相单元及延迟锁相环电路-CN202310801748.0在审
发明人：刘京京;吴锐煌;詹文 -专利权人：中山大学
申请日： 2023-06-30 - 公布日： 2023-10-10 - 主分类号： H03L7/085 文献下载
摘要：本发明公开了一种鉴相器、鉴相单元及延迟锁相环电路，包括电路结构相同的第一鉴相单元和第二鉴相单元；第一鉴相单元或第二鉴相单元由动态鉴相结构和下降沿延迟反相器组成。本发明采用下降沿延迟反相器对输入信号进行延迟，有效地延长了鉴相器输出脉冲的宽度，从而解决了鉴相死区的问题；同时本发明中鉴相器在参考信号以及反馈信号两个输入信号相位差较小时，输出的第一、第二脉冲在宽度以及高度上具有较大的差别，从而能够有效克服由于延迟锁相环电荷泵充放电电流不匹配导致的静态相位偏差问题；此外本发明鉴相器输出不会存在缓慢的脉冲，从而能够保证电荷泵开关被及时关闭，亦不会引入额外的泄露电流问题。本发明同时有效地解决了现有鉴相器存在鉴相死区以及静态相位偏差的问题，具有广阔的应用前景和市场需求。
一种鉴相器单元延迟锁相环电路

[发明专利]一种基于CUSUM算法的组合抗多径鉴相器的设计方法-CN201810156977.0有效
发明人：朱魁华;王超;邢超;张沛尧;刘强;董胜飞 -专利权人：上海华测导航技术股份有限公司;南京天辰礼达电子科技有限公司
申请日： 2018-02-24 - 公布日： 2022-09-30 - 主分类号： G01S19/22 文献下载
摘要：本发明提供了一种基于CUSUM算法的组合抗多径鉴相器的设计方法，包括以下步骤：步骤(1)：利用CUSUM控制图算法的变点理论进行良好环境和多径环境的识别与监测；步骤(2)：利用strobe抗多径鉴相器和常规鉴相器的综合使用，来减小strobe鉴相环路在常规环境中错锁的可能性，本发明利用了CUSUM算法对于微小异常变化的敏感性以及常规鉴相器与strobe鉴相器部分优缺点互补的特性，设计了一种实用性更高的组合鉴相器，能够在不中断跟踪环路的情况下，有效地抑制strobe鉴相环路在抗多径的同时又带来的可能的相位错锁情况的发生。
一种基于 cusum 算法组合抗多径鉴相器设计方法

[发明专利]高速鉴相器-CN200810041016.1有效
发明人：马和良;雷奥;赖宗声;周灏;赖琳晖;陈磊;杨华;刘琳;陈子晏;欧阳炜霞 -专利权人：华东师范大学
申请日： 2008-07-25 - 公布日： 2009-05-13 - 主分类号： H03L7/085 文献下载
摘要：一种高速鉴相器，确切说，涉及一种基于单相时钟动态CMOS技术的高速鉴相器，属于信号处理及其电路的技术领域。在传统的鉴相器的基础上，在反馈环路中添加了一个延时模块，使鉴相器工作时没有死区，用高速的D触发器替换了传统的低速的D触发器，使鉴相器工作速度快，达到900MHz。该鉴相器有工作速度高，制作容易，工作时没有死区的优点，特别适于在延迟锁定环中精确鉴别两个输入信号的相位差。
高速鉴相器

[发明专利]现有边沿式高阻型数字鉴相器的新设计方法-CN201510684400.3有效
发明人：张伟林 -专利权人：张伟林
申请日： 2015-10-22 - 公布日： 2023-04-07 - 主分类号： H03L7/085 文献下载
摘要：基于发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计方案中的规定，即图1所示鉴相器的状态迁移图内容实现了边沿式高阻型数字鉴相器的全新设计，覆盖了现有边沿式高阻型数字鉴相器所有定义。
现有边沿式高阻型数字鉴相器设计方法

[发明专利]一种低功耗小数分频锁相环电路-CN202110110734.5有效
发明人：高翔;金高锋;冯飞 -专利权人：浙江大学
申请日： 2021-01-27 - 公布日： 2022-09-09 - 主分类号： H03L7/08 文献下载
摘要：本发明公开一种低功耗小数分频锁相环电路，其包括鉴相模块、电压到电流转换模块、环路滤波器、压控振荡器、分频器和数字逻辑模块；鉴相模块、电压到电流转换模块、环路滤波器、压控振荡器、分频器依次连接；参考信号从鉴相模块输入，鉴相模块将参考信号和分频器输出的带有量化误差的反馈信号进行鉴相，并补偿小数分频产生的量化相位误差，输出补偿后的鉴相结果给电压到电流转换模块；小数分频产生的量化误差通过数字域转换到电压域或者直接耦合到鉴相模块中的相位误差信号完成量化误差的补偿本发明通过将量化误差补偿和采样鉴相两个过程中的边沿转换过程进行合并，减少边沿转换的次数，从而减小功耗，完成小数分频量化误差的补偿。
一种功耗小数分频锁相环电路

[实用新型]实现高精度三级时钟的装置-CN200320103396.X无效
发明人：徐海云 -专利权人：港湾网络有限公司
申请日： 2003-11-18 - 公布日： 2005-01-05 - 主分类号： H03L7/00 文献下载
摘要：本实用新型公开了一种实现高精度三级时钟的装置，包括有GPS接收机、数字鉴相器、CPU、恒温压控晶振器和DDS，恒温压控晶振器与恒压电源连接，GPS接收机、DDS与数字鉴相器连接，数字鉴相器与CPU连接，CPU和恒温压控晶振器均与DDS连接；恒温压控晶振器输出频率稳定的时钟信号到DDS中；DDS根据CPU的命令处理输入的时钟信号后输出，并反馈给数字鉴相器；数字鉴相器对反馈的时钟信号和GPS接收机输入的标准信号进行鉴相并将鉴相结果输入至CPU；CPU根据鉴相结果对DDS进行控制，使其输出接近于所需频率的信号。本实用新型可保证输出到与之连接的系统中的时钟信号的频率在短期和长期内都稳定。
实现高精度三级时钟装置

[发明专利]一种线性融合鉴相器的运算方法-CN200810203503.3无效
发明人：赵晋;张建秋 -专利权人：复旦大学
申请日： 2008-11-27 - 公布日： 2009-04-29 - 主分类号： H04L25/02 文献下载
摘要：本发明涉及一种应用于1-bit量化软件接收机鉴相器的运算方法，它利用迭代法对相位估计的误差进行分析计算。与传统的基于反正切运算的鉴相器相比，本发明提出的鉴相器运算方法避免了反正切运算，降低了运算复杂度，同时提供了比反正切鉴相器更好的精度；与已有的数字鉴相器相比，采用本发明运算方法提出的鉴相器克服了其在低信噪比环境下性能严重恶化的缺点本发明提出的鉴相器可以在1-bit量化的软件接收机中得到良好的应用。
一种线性融合鉴相器运算方法

[实用新型]鉴相鉴幅无声运行漏电保护器-CN95217004.3在审
发明人：俞维林 -专利权人：俞维林
申请日： 1995-07-12 - 公布日： 1997-03-26 - 主分类号： H02H3/32 文献下载
摘要：一种安装于三相低压配电线路的鉴相鉴幅无声运行漏电保护器，它由零序电流互感器(1)、漏电分析控制器(2)、交流接触器(3)所组成。在漏电分析控制器中，有分析漏电信号的鉴相鉴幅电路和控制交流接触器无声运行的起动、保持电路。鉴相鉴幅电路能使三相漏电保护器的触电动作值不受线路漏电矢量的影响；控制交流接触器无声运行的电路，可以使交流接触器运行时线圈节电和消声。
鉴相鉴幅无声运行漏电保护

[发明专利]一种鉴频鉴相器和采用该鉴频鉴相器的锁相环-CN02158590.3无效
发明人：吉利久;窦训金;陈中建;冯文楠;葛岩;贾嵩;刘飞;刘凌 -专利权人：北京大学
申请日： 2002-12-26 - 公布日： 2004-05-05 - 主分类号： H03L7/085 文献下载
摘要：本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块，双边鉴频鉴相逻辑模块输出端与输出逻辑模块相连，输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。本发明的双边鉴频鉴相器鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单，锁相环收敛速度快、稳态相差小、功耗小。
一种鉴频鉴相器采用锁相环

[发明专利]一种大功率短波相控阵相位检测方法-CN202310204118.5有效
发明人：谢旭;魏世泽;张林森;徐争光;王宇航;左浩 -专利权人：中国人民解放军海军工程大学
申请日： 2023-03-06 - 公布日： 2023-06-13 - 主分类号： G01R25/00 文献下载
摘要：本发明提出了一种大功率短波相控阵相位检测方法，该方法利用检查系统，系统包括第一大功率耦合器、第二大功率耦合器、第一功率分配器、第二功率分配器、第一鉴相电路、第二鉴相电路和安装有双通道相位检测算法的处理器，方法为：第一大功率耦合器通过第一功率分配器分别与第一鉴相电路和第二鉴相电路连接，第二大功率耦合器通过第二功率分配器分别与第一鉴相电路和第二鉴相电路连接，第一鉴相电路和第二鉴相电路均与处理器连接，所述处理器中安装有双通道相位检测算法本发明适应大功率短波信号，提高了相位检测精度，克服鉴相电路二值性导致的相位模糊，避开鉴相电路的非线性区，复杂度低，适用频率范围广，对硬件要求低。
一种大功率短波相控阵相位检测方法

[发明专利]PN码环辅助鉴相电路-CN201310400023.7有效
发明人：曾富华 -专利权人：中国电子科技集团公司第十研究所
申请日： 2013-09-05 - 公布日： 2013-12-18 - 主分类号： H04B1/7075 文献下载
摘要：本发明涉及一种PN码环辅助鉴相电路，旨在提供一种能够提高码环鉴相和环路相位捕获范围，提高码环对初始相位误差容忍能力的辅助鉴相电路。本发明通过下述技术方案予以实现：用两路分别依次串联相关器电路、积分清零滤波器电路和求绝对值电路共端相连一个减法器组成的PN码环鉴相电路和扩展PN码环鉴相电路，且PN码环鉴相电路和扩展PN码环鉴相电路中各自的两路相关器电路分别相连一个PN码发生器的码序列输出，各自的减法器共同相连一个求解误差电压的加法电路。PN码环鉴相电路和扩展PN码环鉴相电路经加法电路得到误差电压输出。本发明相比现有技术的初始相位，捕获范围提高了3倍，可消除原有鉴相电路具有的在正负半码片范围内的相关副峰。
pn 辅助电路

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