专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体存储装置以及半导体存储装置的制造方法-CN202080103412.1在审
  • 高山华梨;菅野裕士;武木田秀人 - 铠侠股份有限公司
  • 2020-10-26 - 2023-04-28 - H10B41/27
  • 半导体存储装置具备:层叠体,具有多个导电与多个绝缘,多个导电包含连接于第一选择晶体管的栅极的第一选择栅极线、设于第一选择栅极线的上方并且连接于存储器晶体管的栅极的字线、及设于字线的上方并且连接于第二选择晶体管的栅极的第二选择栅极线;芯绝缘,具有相对于半导体基板的表面比第二选择栅极线的上表面低的上表面;半导体,包含具有存储器晶体管和第一以及第二选择晶体管各自的沟道形成区域的第一半导体部、及设于芯绝缘的上表面的第二半导体部;以及在第一方向上设于半导体与层叠体之间的存储器第一半导体部具有含有杂质元素并且与第二选择栅极线重叠的杂质半导体区域。
  • 半导体存储装置以及制造方法
  • [发明专利]存储阵列及其操作方法和制造方法-CN201310241828.1有效
  • 高滨;康晋锋;陈冰;张飞飞;刘力锋;刘晓彦 - 北京大学
  • 2013-06-18 - 2017-05-17 - H01L45/00
  • 一示例存储阵列可以包括成行列设置以形成阵列的多个基于第一纳米线的选择晶体管;以及在选择晶体管阵列上堆叠的多个存储单元,每一存储单元包括与选择晶体管阵列相对应的阻变器件的阵列。阻变器件可以包括由第二纳米线、绕第二纳米线形成的阻变材料以及绕阻变材料形成的电极构成MIM配置。该存储阵列还可以包括多条选择线,每一条选择线电连接至相应的一行选择晶体管;多条位线,每一条位线电连接至相应的一列选择晶体管的一端,各选择晶体管的另一端分别电连接至相邻的存储单元中相应的阻变器件的第二纳米线;多条字线,每一条字线电连接至相应的存储单元的电极
  • 存储阵列及其操作方法制造方法
  • [发明专利]高寄生通带抑制四分之一模基片集成波导频率选择表面-CN201510547204.1有效
  • 程钰间;王洪斌;吴杰;王俊 - 电子科技大学
  • 2015-08-31 - 2018-04-06 - H01P1/207
  • 本发明属于频率选择表面的技术领域,提供一种高寄生通带抑制四分之一模基片集成波导频率选择表面,在保证基片集成波导频率选择表面高选择性前提下,解决现有技术提供频率选择表面结构寄生通带抑制度低的问题。该基片集成波导频率选择表面,包括从上往下依次层叠的第一金属覆铜、介质、第二金属覆铜;第一、第二金属覆铜上沿边缘刻蚀有相同尺寸“L”型缝隙,所述“L”型缝隙由短边和长边构成,且第一金属覆铜上“L”型缝隙的短边与第二金属覆铜上“L”型缝隙的长边对应开设、相应的长边与短边对应开设。本发明在保证基片集成波导频率选择表面高选择性前提下,有效提高频率选择表面结构的寄生通带抑制度。
  • 寄生抑制四分之一模基片集成波导频率选择表面
  • [发明专利]三维半导体元件-CN201410029570.3在审
  • 陈士弘 - 旺宏电子股份有限公司
  • 2014-01-22 - 2015-07-22 - G11C16/06
  • 本发明公开了一种三维半导体元件,包括:多层存储器(memory layers),垂直叠于一衬底上且存储器是相互平行的;多条选择线(selection lines),位于存储器上方,且选择线是相互平行的;多条位线(bit lines),位于选择线上方,且位线是相互平行并垂直于选择线;多条串行(strings)垂直于存储器选择线,且串行被电性连接至对应的选择线;多个存储单元(cells)分别由串行、选择线和位线所定义,且存储单元是排列为多列(rows)及多行(columns),其中位线是平行于一行方向,而选择线是平行于一列方向。
  • 三维半导体元件
  • [发明专利]半导体结构及其形成方法-CN201910470606.4在审
  • 成明 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2019-05-31 - 2020-12-01 - H01L27/11524
  • 一种半导体结构及其形成方法,形成方法包括:提供基底,所述基底包括衬底和位于所述衬底上的分立的堆栈栅极结构以及选择栅极,所述堆栈栅极结构和选择栅极的侧壁上形成有侧墙;形成覆盖所述堆栈栅极结构和选择栅极的间介质;刻蚀所述堆栈栅极结构和选择栅极之间的所述间介质,或者刻蚀所述间介质和侧墙,形成开口;在所述开口中形成低K介电。与所述间介质和侧墙相比,所述低K介电的介电常数较低,根据电容的计算公式C=εS/d可知,当所述介电常数降低时,堆栈栅极结构和选择栅极之间的电容耦合效应降低,有利于降低编程电压和抹除电压,提高编程效率和抹除效率
  • 半导体结构及其形成方法
  • [发明专利]局部开槽工艺-CN00807779.7无效
  • B·S·李 - 因芬尼昂技术北美公司
  • 2000-04-20 - 2002-05-29 - H01L21/308
  • 根据本发明,一种在半导体制造中开孔的方法包括下列步骤在衬底(102)上提供焊点叠(104);在焊点叠上制作硬掩模(106),此硬掩模相对于焊点叠选择性地清除;在硬掩模上图形化抗蚀剂(108),此抗蚀剂相对于硬掩模可被选择性地清除并具有足以防止凹陷的厚度;相对于抗蚀剂选择性地腐蚀硬掩模直至焊点叠;以及清除抗蚀剂。在清除抗蚀剂之后,相对于硬掩模选择性地腐蚀焊点叠,致使孔被一直开到衬底。
  • 局部开槽工艺
  • [发明专利]非挥发性存储器件的结构及其制造方法-CN202111185637.9在审
  • 王宁;张可钢 - 上海华虹宏力半导体制造有限公司
  • 2021-10-12 - 2022-02-08 - H01L27/11524
  • 方法包括;使得存储区位置处的衬底层上表面覆盖有第一介质结构,逻辑区位置处覆盖有逻辑氧化;在衬底层上制作第一多晶硅和掩模;使得掩模定义出存储单元图案;使得存储单元图案的侧壁上形成存储管顶部氧化;以存储管顶部氧化和掩模为掩模,刻蚀第一多晶硅和第一介质结构,形成选择管生长空间;使得选择管生长空间中形成选择管多晶硅栅;在选择管多晶硅栅上生长形成选择管顶部氧化;去除剩余掩模,使得逻辑区位置处覆盖有光刻胶;以光刻胶、选择管顶部氧化和存储管顶部氧化为掩模,刻蚀第一多晶硅和第一介质结构。
  • 挥发性存储器件结构及其制造方法
  • [实用新型]一种在大角度下高透波率的频率选择结构-CN201720084325.1有效
  • 张岭;陈志勇 - 武汉灵动时代智能技术股份有限公司
  • 2017-01-20 - 2017-08-18 - H01P1/20
  • 本实用新型涉及一种在大角度下高透波率的频率选择结构,包括第一超材料片、第二超材料片和填充,所述第一超材料片和填充设有两,所述第二超材料片层位于两第一超材料片间,所述第二超材料片与两第一超材料片通过填充连接;所述第一超材料片包括两介质和设置在两介质间的频率选择结构A;所述第二超材料片包括两介质和设置在两介质间的频率选择结构B。本实用新型频率选择结构A中的铜形成了一个等效电容;频率选择结构B中的金属线框形成了一个等效电感,通过超材料等效电路LC滤波器理论,利用非谐振结构设计,提高在大角度下的稳定性。
  • 一种角度下高透波率频率选择结构

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