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[实用新型]时钟发生电路、时钟发生器及通信总线系统-CN202022235015.X有效
发明人：高有平 -专利权人：深圳市圣诺科技有限公司
申请日： 2020-10-09 - 公布日： 2021-06-22 - 主分类号： H03L7/18 文献下载
摘要：本实用新型属于时钟发生器技术领域，公开了一种时钟发生电路、时钟发生器及通信总线系统，该时钟发生电路包括低速时钟模块、高速时钟模块、时钟监控模块、低速备用时钟模块及高速备用时钟模块，时钟监控模块接收低速时钟模块的低速时钟电信号并判断低速时钟模块是否中断，在低速时钟模块中断时，将系统时钟源切换至低速备用时钟模块；时钟监控模块接收高速时钟模块的高速时钟电信号并判断高速时钟模块是否中断，在高速时钟模块中断时，将系统时钟源切换至高速备用时钟模块。本实用新型中，通过设置不同类型的时钟模块提供多种时钟方式，由时钟监控模块来监控两个不同类型的时钟模块时钟源的状况，而且有独立的使能和中断控制设置。
时钟发生电路时钟发生器通信总线系统

[发明专利]一种液晶显示测量图像信号发生器-CN201210276317.9有效
发明人：杨晓伟;李晓华;鞠霞;屠彦;雷威 -专利权人：东南大学
申请日： 2012-08-03 - 公布日： 2012-12-19 - 主分类号： H04N9/04 文献下载
摘要：本发明公开了一种液晶显示测量图像信号发生器，该图像信号发生器包括通用串行接口模块（1）、时钟发生模块（2）、图像生成模块（3）；通用串行接口模块（1）分别与时钟发生模块（2）、图像生成模块（3）连接；时钟发生模块（2）与图像生成模块（3）连接；通用串行接口模块（1）用于接收输入数据，并将该输入数据中的时钟数据和图像数据分别传输给时钟发生模块（2）和图像生成模块（3）；时钟发生模块（2）用于控制接收和传输时钟数据，并输出驱动时钟信号给图像生成模块（3）；图像生成模块（3）用于控制接收图像数据，并产生图像信号。
一种液晶显示测量图像信号发生器

[发明专利]时钟备份电路、控制方法、系统、装置、介质及服务器-CN202211447008.3在审
发明人：吴建国;付长昭 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-11-18 - 公布日： 2023-05-02 - 主分类号： G06F1/10 文献下载
摘要：本申请公开了一种时钟备份电路、控制方法、系统、装置、介质及服务器，涉及时钟备份领域。该方案包括多个主时钟模块、多个开关模块、控制模块和一个备用时钟模块，通过对主时钟模块的状态进行检测，在其任意一个发生异常不能为负载的时钟端正常提供时钟时，控制对开关模块进行控制，使得发生异常的主时钟模块与负载的时钟端之间的通路断开，并控制备用时钟模块与该负载的时钟端之间的通路导通，实现发生异常的主时钟模块至备用时钟模块的切换。可见，本申请中的时钟冗余机制只需要使用一个备用时钟模块即可防止主时钟模块发生故障，与双时钟模块的冗余机制相比，大大减少了使用的时钟模块的数量，进而可以减少不必要的消耗，降低了电路的成本。
时钟备份电路控制方法系统装置介质服务器

[发明专利]一种单总线接收逻辑结构-CN201310347693.7在审
发明人：鲍长君 -专利权人：上海龙诚自动化系统有限公司
申请日： 2013-08-09 - 公布日： 2015-02-11 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种单总线接收逻辑结构，包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。本发明取得的技术效果是：可以由硬件可编程器件实现该功能，硬件消耗资源少，时延小，处理速度快，实时性强，纯硬件执行不会发生软件死机，接收比特率不受MCU机器周期影响，可以实现对高速码率的接收。
一种总线接收逻辑结构

[实用新型]单总线接收逻辑结构-CN201320487576.6有效
发明人：鲍长君 -专利权人：上海龙诚自动化系统有限公司
申请日： 2013-08-09 - 公布日： 2014-01-01 - 主分类号： G06F13/40 文献下载
摘要：本实用新型公开了单总线接收逻辑结构，包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。本实用新型取得的技术效果是：可以由硬件可编程器件实现该功能，硬件消耗资源少，时延小，处理速度快，实时性强，纯硬件执行不会发生软件死机，接收比特率不受MCU机器周期影响，可以实现对高速码率的接收。
总线接收逻辑结构

[发明专利]一种复位电路及充电系统-CN202210374229.6在审
发明人：王长杰 -专利权人：厦门凌阳华芯科技有限公司
申请日： 2022-04-11 - 公布日： 2022-06-24 - 主分类号： H03K17/22 文献下载
摘要：该电路包括脉冲发生模块、时钟发生模块和延迟控制模块；时钟发生模块与延迟控制模块连接，用于产生时钟信号，并将时钟信号发送至延迟控制模块；延迟控制模块与脉冲发生模块连接，用于根据时钟信号和脉冲发生模块输出的延迟触发信号生成延迟控制信号，并将延迟控制信号发送至脉冲发生模块；脉冲发生模块与充电设备连接，用于根据延迟控制信号向充电设备输出复位信号；其中，延迟控制模块包括计数器和非门。可见，该复位电路以计数器对时钟信号的计数作为延迟调控单元，通过调节时钟信号的计数即可以实现延迟调控，相较于以电容作为延迟调控单元，其精度更高。
一种复位电路充电系统

[发明专利]一种车载以太网AVB同步时钟发生器-CN201711305068.0有效
发明人：王其钰;李林杰 -专利权人：延锋伟世通电子科技（上海）有限公司
申请日： 2017-12-11 - 公布日： 2023-08-29 - 主分类号： H04N21/43 文献下载
摘要：一种车载以太网AVB同步时钟发生器，包括以太网PHY芯片、第一主处理单元、第二主处理单元、时钟发生器、DSP模块、压控振荡器，第二主处理单元中设有时钟模块、PWM模块、时钟比较及PWM发生器，以太网PHY芯片与第一主处理单元连接，时钟发生器连接第一主处理单元，第一主处理单元中设有精确时钟同步模块，其与第二主处理单元相连，时钟模块通过时钟比较及PWM发生器、PWM模块与压控振荡器相连，压控振荡器通过DSP模块、时钟模块与时钟比较及PWM发生器相连，DSP模块与第一主处理单元相连。
一种车载以太网 avb 同步时钟发生器

[实用新型]车载以太网AVB同步时钟发生器-CN201721708083.5有效
发明人：王其钰;李林杰 -专利权人：延锋伟世通电子科技（上海）有限公司
申请日： 2017-12-11 - 公布日： 2018-06-29 - 主分类号： H04N21/43 文献下载
摘要：一种车载以太网AVB同步时钟发生器，包括以太网PHY芯片、第一主处理单元、第二主处理单元、时钟发生器、DSP模块、压控振荡器，第二主处理单元中设有时钟模块、PWM模块、时钟比较及PWM发生器，以太网PHY芯片与第一主处理单元连接，时钟发生器连接第一主处理单元，第一主处理单元中设有精确时钟同步模块，其与第二主处理单元相连，时钟模块通过时钟比较及PWM发生器、PWM模块与压控振荡器相连，压控振荡器通过DSP模块、时钟模块与时钟比较及PWM发生器相连，DSP模块与第一主处理单元相连。
主处理单元压控振荡器时钟比较时钟模块同步时钟发生器以太网PHY芯片时钟发生器以太网时钟同步模块本实用新型动态调整回路设计鲁棒性锁相环改进

[发明专利]一种时钟信号发生系统及电子设备-CN201810877960.4在审
发明人：黄永俊;冀荣福 -专利权人：合肥联宝信息技术有限公司
申请日： 2018-08-03 - 公布日： 2018-12-21 - 主分类号： G06F1/06 文献下载
摘要：本发明公开了一种时钟信号发生系统及电子设备。其中，时钟信号发生系统，用于为电子设备的显卡芯片提供时钟信号，将电子设备的CPU的第一时钟模块作为时钟发生器，第一时钟模块的信号输出端与显卡芯片的第二时钟模块的信号输入端连接，当第一时钟模块接收到使能信号时，第一时钟模块向第二时钟模块发出时钟信号。电子设备，包括CPU和显卡芯片，CPU的第一时钟模块的信号输出端与显卡芯片的第二时钟模块的信号输入端连接，当第一时钟模块接收到使能信号时，第一时钟模块向第二时钟模块发出时钟信号。本发明实施例的时钟信号发生系统及电子设备，能够直接利用CPU为显卡芯片提供时钟信号，能够节约成本。
时钟模块电子设备显卡芯片时钟信号发生系统时钟信号信号输出端信号输入端使能信号时钟发生器节约

[发明专利]显示测试图形多通道时钟发生器-CN200910035220.7无效
发明人：杨晓伟;李晓华;张宇宁;雷威 -专利权人：东南大学
申请日： 2009-09-15 - 公布日： 2010-05-12 - 主分类号： G01R31/00 文献下载
摘要：显示测试图形多通道时钟信号发生器是一种适用于多种显示器显示测试图形时钟发生与更新的装置。该发生器是由USB模块1、FPGA模块2、时钟模块3组成，FPGA模块2由数据接收/发送模块和数据写入/读出模块组成。USB模块1转换串行数据为并行数据、与FPGA模块2之间双向并行传输时钟数据，FPGA模块2中的数据接收/发送模块控制与USB模块1之间时钟数据的接收/发送、数据写入/读出模块控制与时钟模块3之间时钟数据的写入/读出，时钟模块3接收FPGA模块2的串行时钟数据和回送串行时钟数据至FPGA模块2、在多路时钟输出端输出三路频率相同或频率不同的时钟信号。
显示测试图形通道时钟发生器

[实用新型]计时电路和电子秒表-CN201920318272.4有效
发明人：张惠荣;卢玮琪;王国贞 -专利权人：河北工业职业技术学院
申请日： 2019-03-13 - 公布日： 2019-10-25 - 主分类号： G04F10/04 文献下载
摘要：该电路包括RS触发模块、单稳态触发器、时钟发生模块和计数译码模块，RS触发模块与单稳态触发器和时钟发生模块均连接；单稳态触发器与计数译码模块的输入端连接，时钟发生模块与计数译码模块的时钟端连接；触发RS触发模块启动单稳态触发器和时钟发生模块，单稳态触发器为计数译码模块提供清零信号，计数译码模块计数清零，时钟发生模块为计数译码模块提供时钟信号，计数译码模块计数并显示计时数值。
计数译码单稳态触发器时钟发生模块电子秒表本实用新型计时电路计时模块提供时钟输入端连接电路结构模块提供清零信号时钟端触发清零能耗电路

[发明专利]一种混合信号发生器-CN201810500621.4有效
发明人：秦熙;朱明东;王淋;张闻哲;赵宇曦;荣星;杜江峰 -专利权人：中国科学技术大学
申请日： 2018-05-23 - 公布日： 2020-08-28 - 主分类号： G06F1/02 文献下载
摘要：本申请公开了一种混合信号发生器，包括：时钟管理模块、总线控制模块、波形数据存储模块和混合信号发生模块，时钟管理模块分别与总线控制模块和混合信号发生模块相连，接受参考时钟，生成混合信号发生模块的高速时钟和工作时钟，以及总线控制模块和波形数据存储模块所需的工作时钟；总线控制模块用于上位机与混合信号发生模块之间的通信，实时解析并处理上位机发送至混合信号发生模块的指令、地址和波形数据；波形数据存储模块与总线控制模块相连，存储波形信号的数据信息；混合信号发生模块与波形数据存储模块相连，基于波形数据存储模块存储的波形信号的数据信息输出混合信号。
一种混合信号发生器

[发明专利]多层系统和时钟控制方法-CN200510053106.9无效
发明人：星幸子;成相恭一 -专利权人：恩益禧电子股份有限公司
申请日： 2005-03-02 - 公布日： 2005-09-07 - 主分类号： G06F1/10 文献下载
摘要：本发明的多层系统的特点在于当时钟发生器持续不断地向诸如CPU这样的第一主模块提供时钟信号，第一主模块激活第二主模块时的处理。首先，第一主模块通过相应于第二主模块的从模块向第二主模块输出激活第二主模块的激活信号。然后，通过激活信号激活第二主模块，并且第二主模块向时钟发生器输出请求向第二主模块提供时钟信号的时钟请求信号。时钟发生器响应时钟请求信号向第二主模块提供时钟信号。
多层系统时钟控制方法

[发明专利]多通道参考时钟发生模块-CN201711470190.3在审
发明人：郭恩全;史瑶;苗胜;郝欢;肖逸;刘雪芬;闫永胜 -专利权人：陕西海泰电子有限责任公司
申请日： 2017-12-29 - 公布日： 2018-05-15 - 主分类号： G01R1/28 文献下载
摘要：本发明属于电子测试测量领域，涉及虚拟仪器技术，适用于对通道数、参考时钟精度和稳定度具有较高要求的数字/模拟信号测试系统，如频谱仪、电磁干扰接收机等测试系统。多通道参考时钟发生模块，包括通过高速连接器连接的数字控制卡以及时钟板卡，数字控板卡包括通过总线接口连接的机框以及FPGA模块，FPGA模块与时钟板卡连接；本发明的主要特点是输出时钟通道数量多，可以达到5路100MHz和2路10MHz输出；内部/外部输入参考时钟切换，满足用户各个设备间同步需求；外部参考时钟信号1MHz~110MHz连续可调；全温范围内输出时钟稳定度可达到±50ppb；并且可单独对输出时钟通道进行关断
通道参考时钟发生模块

[实用新型]多通道参考时钟发生模块-CN201721889242.6有效
发明人：郭恩全;史瑶;苗胜;郝欢;肖逸;刘雪芬;闫永胜 -专利权人：陕西海泰电子有限责任公司
申请日： 2017-12-29 - 公布日： 2018-10-19 - 主分类号： G01R1/28 文献下载
摘要：本实用新型属于电子测试测量领域，涉及虚拟仪器技术，适用于对通道数、参考时钟精度和稳定度具有较高要求的数字/模拟信号测试系统，如频谱仪、电磁干扰接收机等测试系统。多通道参考时钟发生模块，包括通过高速连接器连接的数字控制卡以及时钟板卡，数字控制卡包括通过总线接口连接的机框以及FPGA模块，FPGA模块与时钟板卡连接；本实用新型输出时钟通道数量多，可以达到5路100MHz和2路10MHz输出；内部/外部输入参考时钟切换，满足用户各个设备间同步需求；外部参考时钟信号1MHz~110MHz连续可调；全温范围内输出时钟稳定度可达到±50ppb；并且可单独对输出时钟通道进行关断
参考时钟输出时钟本实用新型测试系统发生模块时钟板卡数字控制多通道稳定度外部输入参考时钟电磁干扰接收机参考时钟信号信号测试系统虚拟仪器技术高速连接器测量领域电子测试高稳定度连续可调模拟信号同步需求应用问题总线接口差异化复杂度频谱仪设备间通道数关断机框输出外部

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