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[发明专利]双端口RAM读取数据后更新数据的方法及系统-CN201110027241.1有效
发明人：徐心明;刘伟达;王红旗 -专利权人：中兴通讯股份有限公司
申请日： 2011-01-25 - 公布日： 2012-07-25 - 主分类号： G06F5/16 文献下载
摘要：本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统，采用本发明的方法及系统，能满足双端口RAM读取数据后的数据更新需求。
端口 ram 读取数据更新方法系统

[发明专利]一种具有反馈实时自动纠错能力的数据锁存装置-CN201610701205.1有效
发明人：刘伟伟;于敏芳;汪路元;程博文;赵和平 -专利权人：北京空间飞行器总体设计部
申请日： 2016-08-22 - 公布日： 2019-02-12 - 主分类号： H03K19/003 文献下载
摘要：本发明提供一种具有反馈实时自动纠错能力的数据锁存装置，解决了现有数据锁存电路在长时间进行数据锁存时锁存的数据发生翻转以及错误的问题。该装置包括数据选择单元、3个自刷新纠错单元、3个数据锁存单元、三取二输出电路以及状态对比电路。数据选择单元同时接收控制信号、数据信号、状态反馈信号以及锁存数据信号，并输出刷新使能信号以及刷新数据信号；自刷新纠错单元分别对应数据锁存单元，对刷新使能信号与刷新数据信号进行逻辑运算后输出锁存控制信号；数据锁存单元根据输入的锁存控制信号，对数据信号进行锁存并输出；三取二输出电路将数据锁存单元中锁存的数据进行三取二操作后，输出锁存数据信号；状态对比电路输出状态反馈信号。
一种具有反馈实时自动纠错能力数据装置

[发明专利]多屏显示系统及其控制方法-CN202110324560.2在审
发明人：陈维佑 -专利权人：凌巨科技股份有限公司
申请日： 2021-03-26 - 公布日： 2022-08-30 - 主分类号： G06F3/14 文献下载
摘要：处理器输出数据使能信号、图像数据以及有效数据时间。图像数据包含垂直图像数据以及水平图像数据。有效数据时间包含对应于数据使能信号的第1垂直有效数据时间至第n垂直有效数据时间、以及第1水平有效数据时间至第n水平有效数据时间。n个显示装置分别接收来自处理器的数据使能信号、图像数据以及有效数据时间。第1显示装置依据第1垂直有效数据时以及第1水平有效数据时间撷取图像数据。第n显示装置依据第n垂直有效数据时间以及第n水平有效数据时间撷取图像数据。
显示系统及其控制方法

[发明专利]半导体存储装置及包括其的系统-CN201510600698.5有效
发明人：尹大镐 -专利权人：爱思开海力士有限公司
申请日： 2015-09-18 - 公布日： 2019-09-24 - 主分类号： G11C7/10 文献下载
摘要：一种半导体存储装置，包括：DBI计算块、反相锁存块、反相数据选择输出块以及管道锁存块。DBI计算块执行DBI计算并基于DBI计算的结果来输出DBI结果信号。反相锁存块在DBI使能信号被使能时将数据反相并输出反相的数据。反相数据选择输出块响应于DBI结果信号和管道输入信号来输出反相的数据作为数据反相信号。管道锁存块接收未反相的数据和反相的数据，并根据DBI计算的结果来将数据和反相的数据中的一个输出。
半导体存储装置包括系统

[实用新型]电子设备及开机自动播放音乐的电路-CN202021960916.9有效
发明人：王治有 -专利权人：上海移远通信科技有限公司
申请日： 2020-09-09 - 公布日： 2021-04-09 - 主分类号： G06F3/16 文献下载
摘要：本实用新型公开了一种电子设备及开机自动播放音乐的电路，所述电路包括音频存储使能电路、音频存储电路以及播放电路，其中：所述音频存储使能电路用于在接收到开机信号时生成第一使能信号，并将所述第一使能信号发送至所述音频存储电路；所述音频存储电路用于存储第一音频数据，还用于在接收到所述第一使能信号时将所述第一音频数据发送至所述播放电路；所述播放电路用于播放所述第一音频数据。
电子设备开机自动播放音乐电路

[发明专利]一种防静电装置、终端及方法-CN201811289358.5有效
发明人：贾玉虎 -专利权人： OPPO广东移动通信有限公司
申请日： 2018-10-31 - 公布日： 2020-09-15 - 主分类号： H02H11/00 文献下载
摘要：本申请实施例公开了一种防静电装置、终端及方法，其中，所述装置包括：接口模块，配置为基于所述装置的第一电源与所述接口模块间的接入状态，生成使能信号；控制模块，配置为如果所述使能信号是第一使能信号时，断开所述接口模块和所述数据处理模块之间的连接，所述第一使能信号用于表征所述接入状态为所述第一电源没有接入所述接口模块；数据处理模块，配置为通过与所述接口模块之间的连接，与所述接口模块进行通信。
一种静电装置终端方法

[发明专利]具有自检功能的端对端通讯电路和芯片设备-CN202310105300.5有效
发明人：张坤;何学文;周小朋 -专利权人：苏州萨沙迈半导体有限公司;上海萨沙迈半导体有限公司;天津智芯半导体科技有限公司;合肥智芯半导体有限公司
申请日： 2023-02-13 - 公布日： 2023-05-26 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种具有自检功能的端对端通讯电路和芯片设备，所述电路包括寄存器、发送端、传输门和接收端，寄存器分别与发送端、传输门和接收端连接，传输门分别与发送端和接收端连接，其中，寄存器，用于在接收到外部设备发送的自检使能信号时，向传输门发送自检回环使能信号，以开启传输门，并向发送端发送数据使能信号；发送端，用于根据数据使能信号生成一个或多个发送数据帧，并将发送数据帧经传输门逐个传输至接收端；接收端，用于在每接收到一个发送数据帧时，检验发送数据帧的准确性，并将检验结果传输至寄存器。
具有自检功能通讯电路芯片设备

[发明专利]同步使能型条件预充CMOS触发器-CN200510011905.X无效
发明人：杨华中;汪海兵;乔飞;汪蕙 -专利权人：清华大学
申请日： 2005-06-09 - 公布日： 2005-11-30 - 主分类号： H03K3/012 文献下载
摘要：同步使能型条件预充CMOS触发器，属于D触发器技术领域，其特征在于，它有同步使能电路以及第一、第二两级锁存其一次串接构成，所述同步使能电路含有两个CMOS传输门，它的输入分别是输入数据信号和第二级锁存器中的一个输出信号，两个传输们分别在同步使能信号以及反相信号控制下向第一级锁存器输出同步使能的输入数据信号；第一级锁存器采用有输入数据信号控制的条件预充电路，降低了电路功耗；第二级锁存器有两个相同电路参数的单相时钟锁存器构成，输出端上升沿和下降沿延时对称，还在两锁存器输出端接一个保持电路，实现时钟信号为低时电位的保持确定。
同步使能型条件 cmos 触发器

[实用新型]驱动系统及其显示装置-CN202020381941.5有效
发明人：马曼曼;田申 -专利权人：昆山龙腾光电股份有限公司
申请日： 2020-03-24 - 公布日： 2020-07-31 - 主分类号： G09G3/36 文献下载
摘要：本申请公开了一种驱动系统及其显示装置，驱动系统包括：总控电路，用于提供输入信号和背光使能信号；消影控制电路，与总控电路连接，用于根据输入信号和背光使能信号产生控制信号；源极驱动电路，与消影控制电路连接，用于根据控制信号向显示装置提供第一灰阶数据或者第二灰阶数据，其中，第一灰阶数据用于显示黑画面；第二灰阶数据用于显示正常画面。本申请公开的驱动系统及其显示装置根据输入信号和背光使能信号的电平状态表征显示装置执行开机操作或关机操作时，提供有效电平状态的控制信号使得源极驱动电路提供第一灰阶数据，进而显示装置显示黑画面，以达到消除关机残影
驱动系统及其显示装置

[发明专利]一种数据处理电路、方法和半导体存储器-CN202210691447.2在审
发明人：刘忠来 -专利权人：长鑫存储技术有限公司
申请日： 2022-06-17 - 公布日： 2022-10-18 - 主分类号： G11C7/10 文献下载
摘要：本公开实施例提供了一种数据处理电路、方法和半导体存储器，该数据处理电路包括接收模块、第一电源模块和处理模块，其中，接收模块，用于接收数据信号，根据数据信号确定第一节点信号；第一电源模块，用于接收使能信号，并在使能信号处于有效状态时，控制处理模块处于工作状态；处理模块，用于在处于工作状态时，根据第一节点信号输出目标数据信号。该数据处理电路在待机模式下产生的漏电流小，有利于节省电路功耗。
一种数据处理电路方法半导体存储器

[发明专利]用数据使能信号控制显示器时序的方法及时序控制电路-CN200910003392.6无效
发明人：董佳欣;邓永佳;魏维谊 -专利权人：联咏科技股份有限公司
申请日： 2009-01-22 - 公布日： 2010-07-28 - 主分类号： G09G3/36 文献下载
摘要：本发明涉及用数据使能信号控制显示器时序的方法及时序控制电路。在显示装置的第一显示周期内，首先在数据使能信号的上升沿处记录第一计数值，以控制在第一显示周期内一条水平线的时间长度，并在记录第一计数值后清零计数器的值。接着在数据使能信号的下降沿处记录第二计数值，以标示在第一显示周期内数据使能信号由高电位转为低电位的时间点。在跟随在遮没周期后的第二显示周期内，在数据使能信号的上升沿处清零计数器的值，并依据第一计数值来控制在第二显示周期内一条水平线的时间长度。
数据信号控制显示器时序方法控制电路

[发明专利]扫描链控制电路-CN202011192678.6在审
发明人：孙腾达;俞日龙 -专利权人：上海兆芯集成电路有限公司
申请日： 2020-10-30 - 公布日： 2021-02-09 - 主分类号： G01R31/3185 文献下载
摘要：本发明提供一种扫描链控制电路，包括：一寄存器控制器，输出一使能时钟信号及一寄存器输入数据，并传送上述寄存器输入数据至一扫描链测试电路；一时钟控制器耦接至上述寄存器控制器，接收来自上述寄存器控制器传送的上述使能时钟信号，并输出一移位时钟信号控制上述寄存器输入数据在上述扫描链测试电路中移位；一模式控制器耦接至上述寄存器控制器，接收来自上述寄存器控制器传送的上述使能时钟信号，并输出一模式测试时钟信号及一模式扫描使能时钟信号控制上述寄存器输入数据的输出本发明能够实现扫描链测试电路的测试数据输入/输出控制，提高测试灵活性之外，亦可在测试管脚不易外露或接触不良时仍得以测试芯片是否能正确运作。
扫描控制电路

[发明专利]一种解决共享总线浮空导致IO漏电的设计方法及装置-CN200510130644.3无效
发明人：金传恩;董欣 -专利权人：北京中星微电子有限公司
申请日： 2005-12-16 - 公布日： 2006-07-19 - 主分类号： G06F1/32 文献下载
摘要：本发明公开的一种解决共享总线浮空导致IO漏电的设计方法及装置，包括：1)在数据总线驱动电路中的输入缓冲器上增设输入使能控制端，用以实现控制输入输出缓冲器；2)利用选通信号和写有效信号控制输入缓冲器上的使能控制端；3)只有某一从器件的选通信号有效且写有效信号有效时，通过输入缓冲器上的输入使能控制端使该器件的数据端子的输入缓冲器打开；4)当各个从器件均不占用总线时，各个从器件的选通信号均无效，通过输入缓冲器上的输入使能控制端使输入缓冲器关闭装置包括包括输入缓冲器和输出缓冲器，其中，所述输入缓冲器具备一输入使能端，该输入使能端由接选通信号和写有效信号共同控制。
一种解决共享总线导致 io 漏电设计方法装置

[发明专利]存储器及其去耦方法-CN202210767899.4在审
发明人：赖荣钦 -专利权人：东芯半导体股份有限公司
申请日： 2022-06-30 - 公布日： 2022-09-16 - 主分类号： G11C11/4091 文献下载
摘要：通过在写操作使能信号激活的同时激活去耦使能信号，对于没有相应上升沿来消除耦合影响的第三数据时钟信号和第四数据时钟信号的第一个下降沿，利用去耦使能信号将参考电压信号下拉来消除上述耦合对参考电压信号的影响。
存储器及其方法

[发明专利]一种区分主机写入操作的AHB-to-APB转换桥-CN202011509717.0在审
发明人：冯海英;王芬芬;刘云晶 -专利权人：中科芯集成电路有限公司
申请日： 2020-12-18 - 公布日： 2021-03-19 - 主分类号： G06F13/40 文献下载
摘要：本发明公开一种区分主机写入操作的AHB‑to‑APB转换桥，属于芯片设计领域，包括AHB总线和APB总线；AHB总线在传输时分为地址周期和数据周期，地址周期产生地址信号和各类控制信号，数据周期用于上个地址的数据读写，地址周期和数据周期交替并行出现，以增加数据的吞吐量；APB总线在传输时分为选择周期和使能周期，选择周期产生地址信号和各类控制信号，使能周期用于数据读写，选择周期和使能周期交替串行出现；AHB总线和所述APB总线之间通过总线桥来转换控制信号以及传输数据。本发明中的AHB‑to‑APB转换桥可以通过对HREADY信号的控制来区分不同主机的写入操作；其电路结构简单，并且可以支持同频和分频；在电路中增加了一级缓存，控制方法简单，传输可靠。
一种区分主机写入操作 ahb to apb 转换