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[发明专利]金属插塞以及金属插塞的形成方法-CN201810175124.1有效
发明人：张海洋;蒋鑫 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2018-03-02 - 公布日： 2022-07-19 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种金属插塞以及金属插塞的形成方法，包括：在半导体衬底上形成第一层间介质层，并在第一层间介质层中形成多个栅极；除去部分第一层间介质层，以在相邻栅极之间的第一层间介质层中形成第一插塞孔；向第一插塞孔内填充金属，以形成第一子金属插塞；形成与第一层间介质层相邻的第二层间介质层，第二层间介质层覆盖第一子金属插塞；去除部分第二层间介质层，以在与第一子金属插塞对应位置的上方形成暴露第一子金属插塞的第二插塞孔；和向第二插塞孔内填充金属，以形成第二子金属插塞。一个金属插塞分成多段形成，避免金属插塞内部出现孔洞，提高金属插塞的性能。
金属以及形成方法

[发明专利]一种层间插层石墨制取设备-CN201510372161.8有效
发明人：张伟君;张晓臣;刘洪成;周国江;李哲;任立伟;张玉婷;王珏;王秀波;张松;魏剑;王艳丽;谢梅尼措夫·尤里·伊万诺维奇;皮扬特科夫斯基·米哈伊尔·列阿尼达维奇;卡尔捷里·尼古拉·吉米费奥维奇;果吉克·奥列克·伊欧西鲍维奇;果日吉尼斯基·谢尔盖·玛尔吉诺维奇 -专利权人：黑龙江省科学院高技术研究院
申请日： 2015-06-30 - 公布日： 2017-04-26 - 主分类号： C01B32/22 文献下载
摘要：本发明公开了一种层间插层石墨制取设备，框架上安装有底部开口的连接管，连接管内安装有水平调整辊筒，组合式阳极安装在框架上，组合式阳极与框架绝缘，组合式阳极是叶片式电极，由若干刀式电极组成，多孔阴极水平安装在框架上
一种层间插层石墨制取设备

[发明专利]一种层间插层石墨制取方法-CN201510372162.2有效
发明人：张伟君;张晓臣;周国江;李哲;刘洪成;任立伟;张玉婷;王秀波;张松;魏剑;谢梅尼措夫.尤里.伊万诺维奇;皮扬特科夫斯基.米哈伊尔.列阿尼达维奇;卡尔捷里.尼古拉.吉米费奥维奇;果吉克.奥列克.伊欧西鲍维奇;果日吉尼斯基.谢尔盖.玛尔吉诺维奇 -专利权人：黑龙江省科学院高技术研究院
申请日： 2015-06-30 - 公布日： 2017-05-03 - 主分类号： C01B32/225 文献下载
摘要：本发明公开了一种层间插层石墨制取方法，将石墨与硫酸进行搅拌，制成混合物，将混合物放入承载用的连接管内，进入到移动式分离器的横断面上，用水平调整辊筒弄平和调整混合物的厚度，在连接管内添加石墨悬浮液，随着移动式分离器移动，混合物层移动到组合式阳极下方，将石墨悬浮液层碰到组合式阳极，接通直流电，电流密度25‑42mA/cm2，电流通过石墨和硫酸溶液混合物层，随着石墨悬浮液的消耗，要往连接管内补充新的石墨悬浮液，保证制取层间石墨的流程不间断运行，当移动式分离器在组合式阳极和多孔阴极之间运动时，石墨悬浮液和混合物在直流电作用下转变成层间石墨。
一种层间插层石墨制取方法

[发明专利]多个接触插塞的制造方法-CN202011272946.5在审
发明人：王朝勳;杨復凱;王美匀;赵高毅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-06-14 - 公布日： 2021-01-29 - 主分类号： H01L21/768 文献下载
摘要：一种多个接触插塞的制造方法。多个接触插塞的制造方法包括形成晶体管，其包含形成源极/漏极区于虚拟栅极堆叠的一侧，形成第一层间介电层覆盖源极/漏极区，以及以取代栅极堆叠取代虚拟栅极堆叠。方法包括形成第二层间介电层于第一层间介电层以及取代栅极堆叠上方，以及形成电性耦合至源极/漏极区的下源极/漏极接触插塞。第三层间介电层形成于第二层间介电层上方。栅极接触插塞形成于第二层间介电层和第三层间介电层中。上源极/漏极接触插塞被形成以重叠并接触下源极/漏极接触插塞。上源极/漏极接触插塞和栅极接触插塞是由不同材料所形成。
接触制造方法

[发明专利]一种半导体器件及其制作方法-CN201710712959.1有效
发明人：陈景;苏大荣 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-08-18 - 公布日： 2020-12-15 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件结构及其制作方法，包括：提供半导体结构，在半导体结构表面形成层间介质叠层，包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少其中的一层在所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。本发明通过在层间介质层中设置伪插塞层，利用伪插塞层的蜂窝消力作用，使层间介质层的受力向不同的方向发散，从而使封装时的键合力到达易损层时大大减小，同时增大了易损层对力的承受能力，有效防止芯片层间介质层断裂以及与该层介质层相邻的上层金属连线损伤
一种半导体器件及其制作方法

[发明专利]在半导体器件中形成接触插塞的方法-CN200510136239.2无效
发明人：朴信胜 -专利权人：海力士半导体有限公司
申请日： 2005-12-23 - 公布日： 2006-12-06 - 主分类号： H01L21/768 文献下载
摘要：一种形成半导体器件的接触插塞的方法，包括以下步骤：在半导体衬底上形成源极/漏极结单元设在一表面；在包括源极/漏极结单元的半导体衬底的整个表面上形成具有顶面且包括接触孔的层间绝缘膜；在接触孔中形成具有一顶面的接触插塞；利用蚀刻工艺选择性地蚀刻层间绝缘膜，使得接触插塞的顶面成为高于层间绝缘膜的顶面；以及在包括接触插塞的层间绝缘膜上形成金属层。其中，在层间绝缘膜中形成接触插塞之后，选择性地蚀刻层间绝缘膜，使得接触插塞的顶面高于层间绝缘膜的顶面。这样就有可能防止在随后于层间绝缘膜中形成金属层时产生空隙。
半导体器件形成接触方法

[发明专利]具有多个接触插塞的装置及其制造方法-CN201710447702.8有效
发明人：王朝勳;杨復凱;王美匀;赵高毅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-06-14 - 公布日： 2020-12-08 - 主分类号： H01L21/768 文献下载
摘要：一种具有多个接触插塞的装置及其制造方法。多个接触插塞的制造方法包括形成晶体管，其包含形成源极/漏极区于虚拟栅极堆叠的一侧，形成第一层间介电层覆盖源极/漏极区，以及以取代栅极堆叠取代虚拟栅极堆叠。方法包括形成第二层间介电层于第一层间介电层以及取代栅极堆叠上方，以及形成电性耦合至源极/漏极区的下源极/漏极接触插塞。第三层间介电层形成于第二层间介电层上方。栅极接触插塞形成于第二层间介电层和第三层间介电层中。上源极/漏极接触插塞被形成以重叠并接触下源极/漏极接触插塞。上源极/漏极接触插塞和栅极接触插塞是由不同材料所形成。
具有接触装置及其制造方法

[发明专利]半导体装置与应用其的半导体装置封装体-CN201410069477.5在审
发明人：林立凡;杨竣杰;廖文甲;薛清全;陈世鹏 -专利权人：台达电子工业股份有限公司
申请日： 2014-02-27 - 公布日： 2015-09-02 - 主分类号： H01L29/772 文献下载
摘要：一种半导体装置包含有源层、源极、漏极、栅极、间介电层、源极中间层、至少一源极间插塞、漏极中间层、至少一漏极间插塞、栅极中间层与至少一栅极间插塞。有源层的材质为三五族半导体。源极与漏极皆位于有源层上。栅极位于有源层上，并介于源极与漏极之间。间介电层覆盖源极、漏极与栅极。源极中间层、漏极中间层与栅极中间层皆位于间介电层上。源极间插塞电性连接源极与源极中间层。漏极间插塞电性连接漏极与漏极中间层。栅极间插塞电性连接栅极与栅极中间层。一种应用半导体装置的半导体装置封装体亦在此公开。
半导体装置应用封装

[发明专利]半导体器件及其形成方法、提高晶圆切割成品率的方法-CN201310745759.8在审
发明人：马振勇;刘文晓;戴海波;李日鑫 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-12-30 - 公布日： 2015-07-01 - 主分类号： H01L21/768 文献下载
摘要：一种半导体器件及其形成方法、提高晶圆切割成品率的方法，其中半导体器件的形成方法包括：提供晶圆，晶圆分为多个芯片区、和位于相邻两芯片区之间的切割道；在晶圆上形成层间介质层；在层间介质层中形成对应芯片区的多层互连金属层和多层插塞层，相邻两层互连金属层之间通过插塞层电连接；在层间介质层中形成对应切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。在沿切割道切割半导体器件时，切割道位置产生的应力主要作用在伪插塞上，芯片区的层间介质层部分和其中的插塞层不会受到应力或仅受到较小应力，防止芯片区的层间介质层部分和其中的插塞层断裂，确保芯片区的互连金属层和插塞层的互连性能良好
半导体器件及其形成方法提高切割成品率

[发明专利]一种测试结构及测试方法-CN201410341355.7有效
发明人：杨梅 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-07-17 - 公布日： 2018-09-28 - 主分类号： H01L23/544 文献下载
摘要：本发明提供一种测试结构，包括衬底层及若干分立的第一层间金属层，所述第一层间金属层与所述衬底层之间通过若干第一接触插塞电连接；所述测试结构还包括一连续分布的第二层间金属层，所述第二层间金属层通过若干第二接触插塞与所述第一层间金属层电连接本发明将第一层间金属层通过第二接触插塞连接到一个大的第二层间金属层上，达到接地的效果，增强金属断线连接后，第一接触插塞表面的电势差；利用扫描电子显微镜电压对比原理，可以从晶圆背面观察第一接触插塞的明暗程度来反映第一接触插塞是否与第一层间金属层接触好
一种测试结构方法

[发明专利]制造半导体器件的方法-CN200610136554.X无效
发明人：前川厚志 -专利权人：尔必达存储器株式会社
申请日： 2006-10-25 - 公布日： 2007-05-09 - 主分类号： H01L21/768 文献下载
摘要：本发明的目标是提供通过以下形成防止接触插塞和位线之间短路的高可靠性接触插塞的方法：应用关于氮化硅膜具有100以上蚀刻速率比的材料作为形成自动对准接触插塞的层间膜。在形成位线之后，所述位线的顶面和侧面被氮化硅膜覆盖，形成由无定形碳膜组成的牺牲层间膜，以便覆盖位线的整个表面，并且通过按顺序蚀刻牺牲层间膜和下层的层间绝缘膜形成接触孔，由此形成电容接触插塞。然后，通过去除牺牲层间膜形成电容接触插塞的柱，在柱上形成第三层间绝缘膜，并且从其表面去除部分的第三层间绝缘膜，由此暴露电容接触插塞的表面。
制造半导体器件方法

[发明专利]半导体结构及其形成方法-CN202011428955.9在审
发明人：郑春生;甘露;张华;张文广 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-12-09 - 公布日： 2022-06-10 - 主分类号： H01L23/48 文献下载
摘要：一种半导体结构及其形成方法，结构包括：基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂层，相邻栅极结构之间形成有电连接源漏掺杂层的底部源漏插塞，基底上形成有覆盖栅极结构的第一层间介质层，第一层间介质层中形成有露出底部源漏插塞的顶部的开口；第一刻蚀停止层，位于开口的侧壁；第二层间介质层，位于第一层间介质层、第一刻蚀停止层和底部源漏插塞的顶部；栅极插塞，贯穿相邻第一刻蚀停止层之间的第二层间介质层和第一层间介质层；顶部源漏插塞，贯穿相邻第一刻蚀停止层之间的第二层间介质层通过开口侧壁的第一刻蚀停止层，提高顶部源漏插塞与底部源漏插塞的对准精度。
半导体结构及其形成方法

[发明专利]电容器及其制作方法-CN200810205385.X有效
发明人：王津洲 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2008-12-31 - 公布日： 2010-07-07 - 主分类号： H01L27/04 文献下载
摘要：其中电容器，包括：半导体衬底；位于半导体衬底基底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的第二电极
电容器及其制作方法

[发明专利]高高宽比的接触结构及其制造方法-CN201610554856.2在审
发明人：吕思贤;廖宏哲;庄坤苍;许世禄;林玉珠;周君冠 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-07-14 - 公布日： 2017-02-15 - 主分类号： H01L21/768 文献下载
摘要：在栅极结构上沉积第一层间介电层。在每两个紧邻的栅极结构之间的第一层间介电层中形成第一接触插塞。在第一层间介电层上沉积蚀刻停止层。在第一层间介电层上沉积第二层间介电层。在第二层间介电层中形成与第一接触插塞对准的第二接触插塞。在第二层间介电层和第二接触插塞上面沉积金属层。本发明的实施例还涉及高高宽比的接触结构及其制造方法。
高高接触结构及其制造方法

[发明专利]半导体器件的金属布线及半导体器件的金属布线形成方法-CN201210336737.1在审
发明人：金官洙;金是范;郑钟烈;姜良范;李泰钟;申讲燮 -专利权人：美格纳半导体有限公司
申请日： 2012-09-12 - 公布日： 2014-02-12 - 主分类号： H01L23/535 文献下载
摘要：本发明的一个实施例所提供的半导体器件的金属布线，包含数字隔离区域、第一下部金属、第一上部金属、层叠在第一下部金属与第一上部金属之间的多个层间绝缘膜，每一个层间绝缘膜包含至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
半导体器件金属布线形成方法

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