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[发明专利]一种高速的可编程分频器-CN201010590208.5无效
发明人：文光俊;鞠英;杨拥军 -专利权人：电子科技大学
申请日： 2010-12-16 - 公布日： 2011-04-27 - 主分类号： H03K23/00 文献下载
摘要：本发明公开了一种高速的可编程分频器。本发明针对现有的分频器在输出信号频率较高时不能正确分频，提出了一种高速的可编程分频器，包括4/5预分频器、P计数器、S计数器和检测置数逻辑单元，其特征在于所述检测置数逻辑单元由n-2个与门、2个与非门和1个带有复位功能的D触发器组成。检测置数逻辑单元相对于传统的结构缩短了检测的延迟，即当P计数器减计数到1时，检测置数逻辑单元开始检测，通过一定的逻辑处理产生一个信号，这个信号使得P计数器和S计数器的置数使能端有效，检测置数整个过程控制在输入信号的4个时钟周期内，相对于传统的减计数到0才开始置数的检测置数逻辑，使得可编程分频器的工作频率提高1倍以上。
一种高速可编程分频器

[实用新型]一种高速的可编程分频器-CN201020662260.2无效
发明人：文光俊;鞠英;杨拥军 -专利权人：电子科技大学
申请日： 2010-12-16 - 公布日： 2011-06-29 - 主分类号： H03K23/00 文献下载
摘要：本实用新型公开了一种高速的可编程分频器。本实用新型针对现有的分频器在输出信号频率较高时不能正确分频，提出了一种高速的可编程分频器，包括4/5预分频器、P计数器、S计数器和检测置数逻辑单元，其特征在于所述检测置数逻辑单元由n-2个与门、2个与非门和1个带有复位功能的D触发器组成。检测置数逻辑单元相对于传统的结构缩短了检测的延迟，即当P计数器减计数到1时，检测置数逻辑单元开始检测，通过一定的逻辑处理产生一个信号，这个信号使得P计数器和S计数器的置数使能端有效，检测置数整个过程控制在输入信号的4个时钟周期内，相对于传统的减计数到0才开始置数的检测置数逻辑，使得可编程分频器的工作频率提高1倍以上。
一种高速可编程分频器

[发明专利]对时钟信号进行分频的方法和设备-CN200680026440.8有效
发明人：林峰 -专利权人：美光科技公司
申请日： 2006-07-17 - 公布日： 2008-07-23 - 主分类号： G06F1/06 文献下载
摘要：本发明提供一种真单相逻辑时钟分频器(20)，其经配置以将时钟信号(46)以二、三、四或六的增量进行分频。因为所述真单相逻辑时钟分频器(20)是基于真单相逻辑而不是静态逻辑，所以所述真单相逻辑时钟分频器(20)能够可靠地对不能由时钟分频器基于静态逻辑门可靠地分频的时钟信号(46)进行分频。
时钟信号进行分频方法设备

[发明专利]中波发射机频率合成装置-CN201711219389.9有效
发明人：翟文广;吴洋;宋浩 -专利权人：天津七六四通信导航技术有限公司
申请日： 2017-11-28 - 公布日： 2023-06-16 - 主分类号： H04B1/04 文献下载
摘要：本发明提出了中波发射机频率合成装置，包括：电源单元、射频单元和振荡器，其中，所述电源单元向所述射频单元和振荡器供电，所述振荡器包括：数字频率合成式激励器、振荡器同步装置和输出电路，其中所述数字频率合成式激励器包括：依次连接的温度补偿晶振、放大电路、第一八分频器、四分频器、第二八分频器、振荡及鉴相器，所述振荡及鉴相器进一步通过放大器与两个可分频器连接。本发明利用数字频率合成式激励器、振荡器同步装置，实现信号振荡，电路结构相对简单。
中波发射机频率合成装置

[实用新型]中波发射机频率合成装置-CN201721616715.5有效
发明人：李文胜;乔欣宇 -专利权人：天津七六四通信导航技术有限公司
申请日： 2017-11-28 - 公布日： 2018-07-24 - 主分类号： H04B1/04 文献下载
摘要：本实用新型提出了中波发射机频率合成装置，包括：电源单元、射频单元和振荡器，其中，所述电源单元向所述射频单元和振荡器供电，所述振荡器包括：数字频率合成式激励器、振荡器同步装置和输出电路，其中所述数字频率合成式激励器包括：依次连接的温度补偿晶振、放大电路、第一八分频器、四分频器、第二八分频器、振荡及鉴相器，所述振荡及鉴相器进一步通过放大器与两个可分频器连接。本实用新型利用数字频率合成式激励器、振荡器同步装置，实现信号振荡，电路结构相对简单。
振荡器数字频率合成激励器频率合成装置本实用新型中波发射机八分频器电源单元射频单元同步装置鉴相器振荡放大器温度补偿晶振电路结构放大电路输出电路四分频器信号振荡依次连接分频器供电

[发明专利]锁相环电路和无线装置-CN200810009964.7有效
发明人：岩井田峰之;藤井健史 -专利权人：松下电器产业株式会社
申请日： 2008-02-15 - 公布日： 2008-08-20 - 主分类号： H03L7/187 文献下载
摘要：本发明的锁相环电路，具备：电压控制振荡器(10)；分频器(30)，对电压控制振荡器(10)的振荡信号进行分频，并输出振荡分频信号；第一相位比较器(40)，输出分频器(30)的振荡分频信号与基准信号的相位差；充电泵(60)，将第一相位比较器(40)的输出信号变换为电压控制振荡器(10)的控制用信号；滤波器(70)，使充电泵(60)的输出信号中的DC成分通过，并向电压控制振荡器(10)输出电压；第二相位比较器(90)，对分频器(30)的振荡分频信号和基准信号的相位差取时间平均；电流控制电路(100)，根据在第二相位比较器(90)中取时间平均的相位差，控制分频器(30)的工作电流。根据该结构，能够提供以低消耗电力而对应于宽的振荡频率范围的锁相环电路。
锁相环电路无线装置

[发明专利]分频电路、锁相环电路以及分频电路的控制方法-CN202011531410.0在审
发明人：彭仁国;熊廷文;徐红如;李曙光 -专利权人：南京英锐创电子科技有限公司
申请日： 2020-12-22 - 公布日： 2021-04-02 - 主分类号： H03L7/089 文献下载
摘要：本申请涉及一种分频电路、锁相环电路以及分频电路的控制方法，预分频器的第一输入端用于接收压控振荡器的输出频率信号。自动校正计数器与预分频器的输出端连接。可编程计数器与预分频器的输出端连接。脉冲吞吐计数器的输入端与预分频器的输出端和可编程计数器的输出端连接。门电路的第一输入端与脉冲吞吐计数器的输出端连接，门电路的输出端与预分频的第二输入端连接。预分频器输出的信号分别送到自动校正计数器、可编程计数器和脉冲吞吐计数器。因此可以降低自动校正计数器、可编程计数器的工作频率，降低芯片的功耗。
分频电路锁相环以及控制方法

[发明专利]一种高速可编程异步分频器-CN202210218175.4在审
发明人：王方林 -专利权人：昱兆微电子科技（上海）有限公司
申请日： 2022-03-04 - 公布日： 2022-06-14 - 主分类号： H03K23/58 文献下载
摘要：本发明涉及射频通信技术领域，具体为一种高速可编程异步分频器，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器该高速可编程异步分频器延续了异步分频器功耗最低、电路结构简单的优点，并层层突破现有技术应用中遇到的技术瓶颈，显著提高异步分频器的工作频率和运行的可靠性，可广泛应用于高速锁相环频率综合器中。
一种高速可编程异步分频器

[实用新型]耦合电路、耦合器和通信装置-CN202122559745.X有效
发明人：成好;包榄林 -专利权人：大富科技（安徽）股份有限公司
申请日： 2021-10-22 - 公布日： 2022-04-05 - 主分类号： H01P5/16 文献下载
摘要：本申请公开了一种耦合电路、耦合器和通信装置，所述耦合电路包括隔离端口、耦合端口、耦合线、分频器件和至少两个第一电位器，所述耦合线的一端与耦合端口连通，获取耦合信号，所述耦合线的另一端与分频器件连通，将所述耦合信号传输至所述分频器件；所述分频器件将所述耦合信号的宽带频率划分为至少两个窄带频率，至少两个所述第一电位器的一端分别与所述分频器件连通，分别接收并调节所述分频器件输出的窄带频率；至少两个所述第一电位器的另一端都与所述隔离端口连通通过上述设计，分频器件将宽带的耦合信号频率分成至少两个窄带来调，避免了各个频段相互影响，从而使得第一电位器的一致性好，能够提高耦合器的隔离度。
耦合电路耦合器通信装置

[实用新型]带DAC补偿与电荷泵线性化技术的小数分频频率综合器-CN201520174430.5有效
发明人：赵新强;万佳;谢李萍;万彬;韩文涛;刘颖 -专利权人：成都爱洁隆信息技术有限公司
申请日： 2015-03-26 - 公布日： 2015-06-24 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种带DAC补偿与电荷泵线性化技术的小数分频频率综合器，包括参考缓冲器、输入参考分频器、鉴频鉴相器、脉冲信号发生器、电荷泵电路、环路滤波器、压控振荡器、由前置分频器和可编程分频器组成的可编程双模前置分频器、调制器以及频率校准电路。本实用新型设计合理、稳定性高，具有频率综合器芯片全集成、高性能、低成本和小型化的特点，有效地降低了量化噪声和小数杂散。
dac 补偿电荷线性化技术小数分频频率综合

[发明专利]切换无毛刺的时钟分频电路-CN201110001622.2无效
发明人：官志勇 -专利权人：上海华虹集成电路有限责任公司
申请日： 2011-01-06 - 公布日： 2012-07-18 - 主分类号： H03K23/66 文献下载
摘要：本发明公开了一种切换无毛刺的时钟分频电路。电路由一个预分频电路和一个二分频器连接而成。其中预分频电路是一个可以载入初始种子的脉冲发生器。种子决定分频的系数。脉冲发生器产生的脉冲同时作为种子载入控制信号和二分频器的驱动信号。本发明能够保证分频系数切换时没有毛刺产生，同时电路结构简单，实现的电路面积小且速度快。
切换毛刺时钟分频电路

[发明专利]CMOS源极耦合高速分频器偏置电路的设计方法-CN200810227487.1有效
发明人：阎跃鹏;曾隆月;陈家国 -专利权人：中国科学院微电子研究所
申请日： 2008-11-26 - 公布日： 2010-06-16 - 主分类号： H04L7/033 文献下载
摘要：本发明公开了一种CMOS源极耦合高速分频器偏置电路的设计方法，包括：从晶圆厂商提供的PDK文档或模型文件中，找出VTN、KTN、VTP、αμp和KTP参数的数值；使用HSPICE(或其它EDA工具，如：通过直流仿真得到Vgs；利用Vgs、VTN、KTN、VTP、αμp和KTP参数求出所需偏置电流的温度系数和所需偏置电压的温度系数；根据求出的所需偏置电流的温度系数和所需偏置电压的温度系数设计出CMOS源极耦合高速分频器的偏置电路利用本发明，源极耦合高速分频器消耗的功耗与绝对温度成一定比例关系，源极耦合高速分频器的最高工作频率和输出振幅基本保持不变，降低了源极耦合高速分频器的功耗，提高了源极耦合高速分频器的工作速度。
cmos 耦合高速分频器偏置电路设计方法

[发明专利]时钟生成电路-CN201110251385.5有效
发明人：浦纯也 -专利权人：雅马哈株式会社
申请日： 2011-08-26 - 公布日： 2012-03-21 - 主分类号： H03K3/02 文献下载
摘要：该时钟生成电路包括：第一分频器；环路单元，其具有第二分频器并且生成输出时钟，所述输出时钟与第一分频器的基准时钟相位同步并且具有基准时钟F倍的频率；时钟切换单元，其在多个输入时钟中选择一个输入时钟并且将所选择的输入时钟提供到第一分频器时序控制单元根据时钟选择信息的切换来切换时钟选择命令，切换输入时钟的数目R的设定和输出时钟的数目F的设定中的至少一个，并且在切换设定之后开始使用第一分频器的计数操作和使用第二分频器的计数操作。
时钟生成电路

[发明专利]一种宽带的数字基带波形形成装置-CN95111062.4无效
发明人：胡爱群;庞康 -专利权人：东南大学
申请日： 1995-06-08 - 公布日： 1996-01-31 - 主分类号： H03K4/00 文献下载
摘要：一种宽带的数字基带波形形成装置，由分频器(1)、移位寄存器(2)、存贮器(3)、相乘型D/A转换器(4)所组成，分频器和移位寄存器的输出端接在存贮器的输入端，存贮器的输出端接相乘型D/A转换器的输入端，波形信号由相乘型D/A转换器的输出端输出，其中分频器为一个4分频器，移位寄存器的并行输出作为存贮器即波形表的查询地址输入，同时4分频器产生波形表的最低二位地址，最后将查表输出的波形送相乘型D/A转换器输出
一种宽带数字基带波形形成装置

[发明专利]时钟信号发生器-CN201010578296.7无效
发明人：西恩格·法塔赫;埃默里克·于岗 -专利权人： NXP股份有限公司
申请日： 2010-12-03 - 公布日： 2011-06-08 - 主分类号： H03L7/00 文献下载
摘要：本发明提出了一种时钟信号发生器(100)，包括：输入管脚(104)，用于接收振荡信号；输出管脚(106)，用于提供时钟信号。时钟信号发生器(100)还包括分频器(110)，连接在输入管脚(104)和输出管脚(406)之间。分频器(110)具有与该分频器相关联的多个分频因子，其中，在使用时，分频器(110)配置用于对振荡信号应用所述多个分频因子之一作为使用中分频因子，以产生时钟信号。时钟信号发生器(100)还包括：计数器(423)，配置用于对输出时钟信号(420)中的脉冲个数和/或接收到的振荡信号中的脉冲个数进行计数；以及控制器(112)，配置用于当计数器(423)的计数达到预定值时，用所述多个分频因子中的另一分频因子替换使用中分频因子。
时钟信号发生器