[发明专利]一种数据处理装置以及数据处理方法在审
| 申请号： | 202080098682.8 | 申请日： | 2020-03-16 |
| 公开（公告）号： | CN115280277A | 公开（公告）日： | 2022-11-01 |
| 发明（设计）人： | 董镇江;李震桁;袁宏辉;谢环;蒋东龙 | 申请（专利权）人： | 华为技术有限公司 |
| 主分类号： | G06F7/533 | 分类号： | G06F7/533 |
| 代理公司： | 深圳市深佳知识产权代理事务所(普通合伙) 44285 | 代理人： | 李杭 |
| 地址： | 518129 广东*** | 国省代码： | 广东;44 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 一种数据处理装置，包括：乘积计算电路，用于计算第一组乘积和第二组乘积，第一组乘积包括第一乘数的高N位与第一被乘数的乘积，以及第二乘数的高N位与第二被乘数的乘积，第二组乘积包括数据处理装置第一乘数的低N位与数据处理装置第一被乘数的乘积，以及第二乘数的低N位与数据处理装置第二被乘数的乘积，第一乘数和第二乘数均为2N位，N为正整数。累加电路，用于对第一组乘积和第二组乘积分别进行累加处理。通过将多组乘法运算中左移位数相同的部分积进行合并，并对合并后的结果分别进行累加运算，降低数据处理装置的逻辑开销。 | ||
| 搜索关键词： | 一种 数据处理 装置 以及 方法 | ||
【主权项】：
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- 陈雷;赵元富;姜爽 - 北京时代民芯科技有限公司;中国航天时代电子公司第七七二研究所
- 2007-09-29 - 2008-02-20 - G06F7/533
- 一种改进的Booth2乘法器结构，包括两个硬件实现的部分积及对两个部分积相加的加法器，在所述的两个部分积电路的最高两位分别各添加一个添位电路，使乘法器的各个部分积位数一样长，同时部分积数目不增加。本发明具有电路面积小、结构简单规则、对电路性能影响小的特点。
- 基于二次Booth编码的大数乘法器-200710122086.5
- 李树国;颜晓东 - 清华大学
- 2007-09-21 - 2008-02-13 - G06F7/533
- 基于二次Booth编码的大数乘法器，属于公开密钥密码体制算法的集成电路设计技术领域。本发明利用线性变换式B＝8a+b对部分积产生的Booth 64算法结果进行二次编码，基于二次Booth 64编码的乘法器分为3级流水线结构。第1级结构由一个超前进位加法器预计算3倍的被乘数。在预计算的同时，分别对权为81的aj和权为80的bj进行二次Booth编码；第2级结构由两个相同部分积选择和压缩阵列，分别进aj和bj的的部分积化简。第3级结构将第二级得到的部分积通过加法器进行相加。本发明提高了乘法运算的速度，可用于高性能的RSA、ECC芯片的实现，适用于服务器上大型PKI系统的应用。
- 一种乘累加装置-200710069747.2
- 刘鹏;范佑;夏冰洁;姚庆栋 - 浙江大学
- 2007-07-03 - 2007-12-05 - G06F7/533
- 本发明涉及一种用于解决现代数字信号处理器中多种乘累加模式的乘累加装置。本发明提出的乘累加装置包括操作数译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元，所述预译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元按顺序依次连接。本发明结构安排合理，更好更快的实现了乘累加/减功能；对BOOTH编码算法进行改进，最大限度的保证系统的精度，满足了处理器位宽的限制；部分积相加采用分裂式Wallace树型加法结构，减小了Wallace树型结构的时延，有利于流水MAC的时延均衡；将舍入操作前置于累加单元完成，减少整个MAC的时延。
- 乘法装置-200580028748.1
- 武内大辅;田上一文 - 松下电器产业株式会社
- 2005-07-13 - 2007-08-01 - G06F7/533
- 本发明提供一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的定点数的乘数进行乘法运算的积，包括：编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出发生；以及部分积生成部，生成并输出上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应的多个修正项。部分积生成部，在溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使乘法运算结果成为正的最大值。
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