[发明专利]基于占用状态的用于高速缓存的渐进式上电方案在审
| 申请号： | 201980037907.6 | 申请日： | 2019-04-24 |
| 公开（公告）号： | CN112236756A | 公开（公告）日： | 2021-01-15 |
| 发明（设计）人： | S·哈拉瓦思·玛斯·雷瓦纳;K·罗伊乔杜雷 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F12/0895 | 分类号： | G06F12/0895;G06F12/0864 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 傅远 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 公开了一种系统。该系统包括：包括多个途径的集合相联存储器高速缓存；多个途径功率控制器(WPC)，每个WPC分别与多个途径中的相应途径相关联；以及高速缓存控制器。高速缓存控制器被配置为向多个WPC中的每个WPC提供途径激活信号，其中途径激活信号包括功率中继信号或功率屏蔽信号。多个WPC中的每个WPC被配置为接收功率管理信号，响应于确定途径激活信号是功率中继信号而将功率管理信号中继到相应途径，并且响应于确定途径激活信号是功率屏蔽信号而屏蔽到相应途径的功率管理信号。 | ||
| 搜索关键词： | 基于 占用 状态 用于 高速缓存 渐进 式上电 方案 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于高通股份有限公司，未经高通股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201980037907.6/，转载请声明来源钻瓜专利网。
- 上一篇：双栅极导体晶体管及相关方法
- 下一篇：过滤装置
- 同类专利
- 有效比较操作-201780028021.6
- D·P·霍夫;S·E·李莱斯;B·J·里德 - 高通股份有限公司
- 2017-04-07 - 2023-10-13 - G06F12/0895
- 系统和方法涉及存储器阵列中的存储器操作。使用感测放大器执行比较操作。搜索位的真实和互补版本与存储在所述存储器阵列的数据行中的数据位的真实和互补版本进行比较以产生真实和互补感测放大器输入。所述真实和互补感测放大器输入在所述感测放大器中被放大以产生单端匹配信号。所述单端匹配信号可以与所述数据行中的其它单端匹配信号汇总以确定是否存在用于在所述整个数据行上的比较操作的命中或未命中。
- 提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储-201780016893.0
- N·瓦伊德亚纳坦;M·C·A·A·黑德斯;C·B·韦里利 - 高通股份有限公司
- 2017-03-03 - 2022-10-28 - G06F12/0895
- 本发明为提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储。在一个方面，DRAM高速缓存管理电路提供多个高速缓存条目，其每一者含有标记存储区域、数据存储区域及错误保护区域。所述DRAM高速缓存管理电路经配置以将待高速缓存的数据存储在每一高速缓存条目的所述数据存储区域中。所述DRAM高速缓存管理电路还经配置为使用错误检测码EDC而非错误校正码ECC且将每一高速缓存条目的标记及所述EDC存储于所述高速缓存条目的所述错误保护区域中。以此方式，可通过避免对于每一高速缓存条目的所述标记存储区域的需要，同时仍提供对于所述高速缓存条目的错误检测来增加DRAM高速缓存的容量。
- 用于CDM工作负载的闪存友好型高速缓存的方法-201680081142.2
- C·达尔拉;V·巴拉德瓦杰 - 华睿泰科技有限责任公司
- 2016-12-21 - 2022-10-04 - G06F12/0895
- 本发明提供了一种用于闪存友好型高速缓存的基于处理器的方法。所述方法包括从第一存储器读取数据并且将所述数据写入到缓存中的第二存储器。所述方法包括响应于积累足够用于对齐区块写入的数据，而执行来自所述缓存中的所述第二存储器的数据向所述缓存中的闪存存储器的所述对齐区块写入。
- 基于占用状态的用于高速缓存的渐进式上电方案-201980037907.6
- S·哈拉瓦思·玛斯·雷瓦纳;K·罗伊乔杜雷 - 高通股份有限公司
- 2019-04-24 - 2021-01-15 - G06F12/0895
- 公开了一种系统。该系统包括：包括多个途径的集合相联存储器高速缓存；多个途径功率控制器(WPC)，每个WPC分别与多个途径中的相应途径相关联；以及高速缓存控制器。高速缓存控制器被配置为向多个WPC中的每个WPC提供途径激活信号，其中途径激活信号包括功率中继信号或功率屏蔽信号。多个WPC中的每个WPC被配置为接收功率管理信号，响应于确定途径激活信号是功率中继信号而将功率管理信号中继到相应途径，并且响应于确定途径激活信号是功率屏蔽信号而屏蔽到相应途径的功率管理信号。
- 使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器(DRAM)高速缓冲存储器管理-201680078744.2
- H·M·勒;T·Q·张;N·瓦伊德亚纳坦;M·C·A·A·黑德斯;C·B·韦里利 - 高通股份有限公司
- 2016-12-19 - 2018-08-28 - G06F12/0895
- 本发明涉及使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器DRAM高速缓冲存储器管理。在一个方面中，提供DRAM高速缓冲存储器管理电路以管理对高带宽存储器中DRAM高速缓冲存储器的存取。所述DRAM高速缓冲存储器管理电路包括标签目录高速缓冲存储器和标签目录高速缓冲存储器目录。所述标签目录高速缓冲存储器存储所述DRAM高速缓冲存储器中频繁存取的高速缓存线的标签，而所述标签目录高速缓冲存储器目录存储所述标签目录高速缓冲存储器的标签。所述DRAM高速缓冲存储器管理电路使用所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录确定与存储器地址相关联的数据是否缓存在所述高带宽存储器的所述DRAM高速缓冲存储器中。基于所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录，所述DRAM高速缓冲存储器管理电路可确定是否可使用所述DRAM高速缓冲存储器和/或系统存储器DRAM执行存储器操作。
- 专利分类
