“G06F12/0864”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果20个，建议您升级VIP下载更多相关专利

[发明专利]用于压缩的高速缓存的弹性字典共享-CN202310734347.8在审
发明人：亚历山大·布雷斯洛;约翰·卡拉马丁纳斯 -专利权人：超威半导体公司
申请日： 2020-08-19 - 公布日： 2023-10-20 - 主分类号： G06F12/0864 文献下载
摘要：公开了用于实现用于高速缓存的弹性字典共享技术的系统、设备和方法。集合关联高速缓存包括用于每个数据阵列集合的字典。当要在高速缓存中分配高速缓存行时，高速缓存控制器确定高速缓存行地址的基本索引映射到哪个集合。然后，选择器单元确定由与该集合相邻的那些集合存储的一组字典中的哪个字典对于高速缓存行将实现最大压缩。然后选择该字典来压缩高速缓存行。将偏移添加到高速缓存行的基本索引以生成完整索引以便将高速缓存行映射到与该选定字典相对应的集合。压缩的高速缓存行与选定字典一起存储在该集合中，并且偏移存储在对应的标签阵列条目中。
用于压缩高速缓存弹性字典共享

[发明专利]高速缓存的动态访问方法、装置及存储介质-CN201811457878.2有效
发明人：王道邦;方敏;于召鑫;杨恒;段舒文;李艳国;仇悦;周泽湘 -专利权人：北京同有飞骥科技股份有限公司
申请日： 2018-11-30 - 公布日： 2023-09-19 - 主分类号： G06F12/0864 文献下载
摘要：本发明是有关于一种高速缓存的动态访问方法、装置及存储介质。所述方法包括：根据对高速缓存中不同区块的访问频度的统计，将不同区块划分为高访问频度区块及低访问频度区块；将所述高访问频度区块中存储的数据迁移至所述低访问频度区块；根据迁移完成后的数据存储位置，访问高速缓存。本发明提供的高速缓存的动态访问方法、装置及存储介质使得应用对高速缓存存储介质的区块访问在整个使用生命周期中倾于一致，从而达到对高速存储介质的性能与寿命的充分利用，降低客户使用成本的目的。
高速缓存动态访问方法装置存储介质

[发明专利]带有预加扰器的散列函数-CN202180074088.X在审
发明人： R·许;X·曾;F·杨;H·徐;S·苏塔德雅 -专利权人： FLC技术集团股份有限公司
申请日： 2021-09-02 - 公布日： 2023-08-04 - 主分类号： G06F12/0864 文献下载
摘要：为了避免散列表冲突，诸如响应于顺序地址，提供了一种散列模块，其包括第一多路复用器，该第一多路复用器响应于控制信号而在两个或更多个加扰器之一上输出接收到的数据。加扰器被配置为选择性地接收从第一多路复用器输出的选择的数据并对选择的数据执行加扰器操作以生成加扰的数据。第二多路复用器将加扰的数据输出到第一散列模块，该第一散列模块被配置为对加扰的数据执行散列函数以生成散列值。第二散列模块响应于第一散列模块中发生的冲突而对从第一散列模块接收的加扰的数据执行散列函数。加扰器的使用随时间减少散列模块输出中的冲突，并且可以使用多个加扰器来进一步减少冲突。
带有预加扰器函数

[发明专利]用于压缩的高速缓存的弹性字典共享-CN202080062394.7有效
发明人：亚历山大·布雷斯洛;约翰·卡拉马丁纳斯 -专利权人：超威半导体公司
申请日： 2020-08-19 - 公布日： 2023-07-14 - 主分类号： G06F12/0864 文献下载
摘要：公开了用于实现用于高速缓存的弹性字典共享技术的系统、设备和方法。集合关联高速缓存包括用于每个数据阵列集合的字典。当要在高速缓存中分配高速缓存行时，高速缓存控制器确定高速缓存行地址的基本索引映射到哪个集合。然后，选择器单元确定由与该集合相邻的那些集合存储的一组字典中的哪个字典对于高速缓存行将实现最大压缩。然后选择该字典来压缩高速缓存行。将偏移添加到高速缓存行的基本索引以生成完整索引以便将高速缓存行映射到与该选定字典相对应的集合。压缩的高速缓存行与选定字典一起存储在该集合中，并且偏移存储在对应的标签阵列条目中。
用于压缩高速缓存弹性字典共享

[发明专利]用于高度相关联内容可寻址存储器(CAM)阵列上的多路读取的面积高效架构-CN201780055211.7有效
发明人：哈里什·尚卡尔;马尼什·加尔吉 -专利权人：高通股份有限公司
申请日： 2017-09-21 - 公布日： 2023-07-07 - 主分类号： G06F12/0864 文献下载
摘要：本文中所公开的方面涉及用于实现高度相关联内容可寻址存储器CAM阵列上的多路读取的技术和高效架构。举例来说，一种用于执行标签阵列的标签搜索的方法可包含：读取来自所述标签阵列的多个条目的所存储标签位的第一子集，和将来自所述标签阵列的一或多个条目的所存储标签位的第二子集与搜索标签进行比较以产生一或多个可能的路命中信号。
用于高度相关内容寻址存储器 cam 阵列读取面积高效架构

[发明专利]缓存和方法-CN201780008604.2有效
发明人： A·马丁内斯德拉托雷;E·利兰;T·里克特 -专利权人：斯瓦姆64有限责任公司
申请日： 2017-02-03 - 公布日： 2023-06-09 - 主分类号： G06F12/0864 文献下载
摘要：公开了一种n级缓存和方法。n级缓存方法包括：响应于识别要访问的数据块的地址的数据访问请求，询问n级缓存的地址缓存，用于存储为存储在n级缓存的主缓存中的数据块子集而设的地址部分，以确定针对该地址在地址缓存内是否发生缓存命中。以这种方式，提供与主缓存分离的地址缓存，其中地址缓存存储与存储在主缓存中的数据块有关的地址部分，减少了需要存储在地址缓存中的数据量，并将地址缓存的大小与主缓存的大小分离，这使得地址缓存的大小可以与存储在主缓存中的数据块的大小无关。这提供了地址的缓存，该缓存可以明显更小、更快并且可以容易地与数据处理装置的其他部件定位，同时允许数据存储在主缓存中的其他位置，该主缓存可以更大、更慢并且更远离数据处理装置的其他部件定位。
缓存方法

[发明专利]一种基于外部存储实现高效查找哈希表的预处理方法-CN201811526840.6有效
发明人：詹万鹏;王晓斌;陈伯芳;郑蓉;危必波;袁成伟;邓政 -专利权人：武汉中元华电软件有限公司
申请日： 2018-12-13 - 公布日： 2023-05-02 - 主分类号： G06F12/0864 文献下载
摘要：本发明涉及一种基于外部存储实现高效查找哈希表的预处理方法，哈希表采用两级缓存：一级缓存放在CPU内部存储哈希表头部数据；二级缓存放在外部存储器中存储完整哈希表；建表地址维护模块将哈希值相同数据存放在同一片缓存空间内，每一片缓存空间大小根据应用场景来配，同时并统计每一片缓存空间已用大小，将这个信息输出给查表地址维护模块，方便后者进行查表长度请求；查表地址维护模块收到查表请求后，根据建表地址维护模块发来的冲突表长度信息决定是从一级缓存还是二级缓存读取数据，当冲突表长度小于一级缓存的深度时，从一级缓存内读取数据，否则从二级缓存读取数据。本发明数据存储结构大大简化，不需要链表指针的维护，操作简单不易出错。
一种基于外部存储实现高效查找哈希表预处理方法

[发明专利]用于相联高速缓存的直接映射模式-CN202180045405.5在审
发明人：金坦·S·帕特尔;维德希亚纳坦·卡利亚纳孙达拉姆;本杰明·特西恩 -专利权人：超威半导体公司
申请日： 2021-06-16 - 公布日： 2023-04-04 - 主分类号： G06F12/0864 文献下载
摘要：公开了一种控制高速缓存的方法。该方法包括接收对于分配存储器的一部分以存储数据的请求。该方法还包括当对于分配存储器的一部分以存储数据的请求包括对于数据连续驻留在高速缓存存储器中的高速缓存驻留请求时，将存储器的一部分直接映射到高速缓存存储器的所分派的连续部分。该方法还包括当对于分配存储器的一部分以存储数据的请求不包括对于数据连续驻留在高速缓存存储器中的高速缓存驻留请求时，利用相联映射将存储器的所述一部分映射到高速缓存存储器。
用于相联高速缓存直接映射模式

[发明专利]逻辑器件、生成地址的方法、集成电路制造系统和介质-CN201710160309.0有效
发明人： S·芬尼 -专利权人：想象技术有限公司
申请日： 2017-03-17 - 公布日： 2023-01-03 - 主分类号： G06F12/0864 文献下载
摘要：本发明涉及逻辑器件、生成地址的方法、集成电路制造系统和介质。用二进制存储器地址生成高速缓存地址的高速缓存逻辑器件，二进制存储器地址包括第一预定长度的第一二进制序列和第二预定长度的第二二进制序列，高速缓存逻辑器件包括：多个取代单元，多个取代单元中的每一个被配置成接收第一二进制序列的位的相应分配，并且用根据接收到的位的分配而选择的对应取代位串来替换其分配的位；映射单元，其被配置成组合多个取代单元输出的取代位串，以形成第二预定长度的一个或更多个二进制串；组合逻辑器件，其被布置成通过可逆运算将一个或更多个二进制串与第二二进制序列组合，以形成用作高速缓存存储器中的高速缓存地址的至少部分的二进制输出串。
逻辑器件生成地址方法集成电路制造系统介质

[发明专利]用于转换基于虚拟存储器的系统中的虚拟地址的方法和系统-CN202080083065.0在审
发明人： M.卡夫;B.汤普托 -专利权人：国际商业机器公司
申请日： 2020-11-13 - 公布日： 2022-07-12 - 主分类号： G06F12/0864 文献下载
摘要：一种用于将虚拟地址转换为真实地址的信息处理系统和方法，包括：处理器，用于处理数据；存储器设备，用于存储数据；以及存储器控制器，被配置为控制对存储器设备的访问，其中处理器被配置为响应于将第一虚拟地址转换为第二物理地址的请求，将页目录基址和多个存储器偏移从处理器发送到存储器控制器。存储器控制器被配置为：使用页目录基址和第一级存储器偏移从存储器设备读取第一级页目录表；将第一级页目录表与第二级存储器偏移组合；以及使用第一级页目录表和第二级存储器偏移从存储器设备读取第二级页目录表。
用于转换基于虚拟存储器系统中的地址方法

[发明专利]用于操作虚拟索引的物理标记的缓存的装置及方法-CN201610879726.6有效
发明人：乔斯·冈萨雷斯·冈萨雷斯;艾利克斯·詹姆斯·沃;阿德南·卡恩 -专利权人： ARM有限公司
申请日： 2016-10-08 - 公布日： 2021-12-24 - 主分类号： G06F12/0864 文献下载
摘要：提供了用于操作虚拟索引的物理标记的缓存的装置及方法。装置具有用以对数据执行数据处理操作的处理电路和用以存储数据以便由处理电路存取的虚拟索引的物理标记的缓存。缓存使用虚拟地址的虚拟地址部分访问以便识别数个缓存条目，然后这些缓存条目中存储的物理地址部分要与源自虚拟地址的物理地址相比较以便检测是否存在命中状况。另外，监听请求处理电路被提供以响应于指定一物理地址的监听请求，确定物理地址的多个可能虚拟地址部分，并且执行监听处理操作以便在使用多个可能的虚拟地址部分访问缓存存储设备时确定是否检测到针对缓存条目的命中状况。在检测到命中状况后，执行对于引发命中状况的缓存条目的一致性动作。
用于操作虚拟索引物理标记缓存装置方法

[发明专利]用于在重排序期间维持高速缓存一致性的方法-CN201980065151.6在审
发明人：格雷格里·D·唐利;布赖恩·P·布鲁萨尔 -专利权人：超威半导体公司
申请日： 2019-06-28 - 公布日： 2021-05-11 - 主分类号： G06F12/0864 文献下载
摘要：公开了用于在计算系统中执行高效数据传送的系统、设备和方法。计算系统包括客户端和组构中的多个组构接口。所述组构接口中的分组发射器包括各自用于存储相应类型的分组的多个队列，以及用于每个队列的对应地址历史高速缓存。所述分组发射器中的队列仲裁器选择要发布的候选分组，并且确定链路两侧的地址历史高速缓存何时存储地址的上部部分。所述分组发射器在所述链路上在分组中发送请求的源标识符和指针，而不是整个请求地址，这减小了所述分组的大小。所述队列仲裁器支持从所述队列进行乱序发布。所述队列仲裁器检测与乱序发布的冲突并且调整出站分组和存储在队列条目中的字段以避免数据损坏。
用于排序期间维持高速缓存一致性方法

[发明专利]解决多微引擎的哈希查找学习及地址老化冲突的方法-CN201811012989.2有效
发明人：周治国 -专利权人：华东计算技术研究所（中国电子科技集团公司第三十二研究所）
申请日： 2018-08-31 - 公布日： 2021-05-07 - 主分类号： G06F12/0864 文献下载
摘要：本发明提供了一种解决多微引擎的哈希查找学习及地址老化冲突的方法，创建并维护哈希加锁地址缓存空间，对哈希加锁地址缓存空间设定空间容量；开始响应引擎访问，对哈希学习查找的哈希地址发起加锁请求，并判定所述哈希学习查找的哈希地址是否存在地址冲突，若地址不冲突则判断哈希加锁地址缓冲空间的空间容量是否足够，若缓存空间足够则对地址进行加锁处理，当对哈希学习查找过程结束时，对哈希地址发起解锁请求，进行解锁处理。本发明采用维护一个hash加锁地址的缓冲空间，地址加锁保护，使该地址只对某一个微引擎的查找或者学习或者老化操作开放，解决了哈希地址冲突时的MEM操作。
解决引擎查找学习地址老化冲突方法

[发明专利]使用RDMA读取存储在非易失性高速缓存中的数据的方法-CN201880057246.9在审
发明人：陶左宇;是佳;K·尤玛玛格斯瓦兰;J·R·洛埃扎 -专利权人：甲骨文国际公司
申请日： 2018-09-28 - 公布日： 2020-05-01 - 主分类号： G06F12/0864 文献下载
摘要：数据块被高速缓存在从非易失性RAM(“NVRAM”)分配的持久性高速缓存(“NV高速缓存”)中。数据块可以由另一个“远程”计算元件使用远程直接存储器访问(“RMDA”)通过网络访问“源”计算元件的NV高速缓存中的适当的位置。为了使远程计算元件访问源计算元件上的NV高速缓存中的数据块，远程计算元件需要数据块在NV高速缓存内的存储器地址。为此，在源计算元件上的RAM中存储并维护散列表。散列表识别NV高速缓存中的数据块，并指定高速缓存数据块在NV高速缓存内的位置。
使用 rdma 读取存储非易失性高速缓存中的数据方法

[发明专利]用于减小高速缓冲存储器中的功率消耗及读取误差的高速缓冲存储器时钟产生电路-CN201780057470.3在审
发明人：迈克尔·潘 -专利权人：高通股份有限公司
申请日： 2017-09-01 - 公布日： 2019-05-03 - 主分类号： G06F12/0864 文献下载
摘要：提供用于减小高速缓冲存储器中的功率消耗及读取误差的高速缓冲存储器时钟产生电路。在一个方面，高速缓冲存储器时钟产生电路采用检测器电路，所述检测器电路经配置以接收路地址及产生指示高速缓冲读取请求是否产生单路命中的单向命中信号。时钟及启用电路经配置以响应于系统时钟信号及高速缓冲启用信号而产生高速缓冲时钟信号，并且响应于所述高速缓冲时钟信号及读取启用信号而产生高速缓冲读取启用信号。门控电路经配置以响应于单向命中信号、高速缓冲时钟信号及高速缓冲读取启用信号而产生读取时钟信号。感测放大器时钟产生电路经配置以响应于具有定义脉冲宽度的所述读取时钟信号而产生感测放大器时钟信号。
高速缓冲高速缓冲存储器读取启用信号时钟信号时钟产生电路检测器读取时钟信号响应感测放大器功率消耗命中信号配置减小系统时钟信号定义脉冲读取请求时钟产生路地址单路门控电路

1
2
下一页»
尾页
共 20 条